关键字 |
| 修改Booth编码、高速度、低成本、少VLSI区域。 |
介绍 |
| 在二进制记数系统数字,称为比特,广场措施限制[0,1]。的结果乘以任何二进制范围由一个二进制位是0,或者最初的范围。这使得形成中间部分产品简单和经济。总结这些部分产品二进制乘数的时间紧张的任务。一个逻辑的方法是创建部分产品一次,并将它们添加生成的。 |
| 通常由计算机执行代码处理器没有硬件数量,该系统工作正常,但是缓慢的至少一个机器周期是每一个额外的部分产品需要增加。应用这种方法不能提供足够的性能,无论乘数可能被迫直接在硬件.Booth乘法是一种技术,允许更小、更快的乘法电路,通过编码数字平方措施增加。质量技术利用在芯片的风格,并提供至关重要的“乘法”技术的改进。 |
相关工作 |
| 可逆逻辑已经收到了不错的关注在最近几年,因为他们的能力减少损耗是主要的能力需求在超大规模集成电路低功耗的风格。量子计算机是由受害可逆逻辑电路。它广泛应用在低功耗CMOS和光学信息,DNA计算、量子计算和应用科学。1973年,c·h·班尼特[1,3]将消散在这没有能量系统,由于系统能够来初始状态的最终状态尽管之间发生了什么。创建清楚,权力不会消散在可自由支配的电路,它应该从可逆门设计。可逆电路是显式的兴趣在超大规模集成电路低功耗CMOS风格。1960年R。蓝道无可争辩的顶级技术电路和系统使受害不可逆转的硬件以能量耗散,因为信息损失[1]。生成的温暖,因为1一些信息的损失非常小,但是温度一旦碎片的数量很多,在高速的情况下机械厂的温暖通过他们会因此巨头,它影响的性能和最终减少周期的元素。1973年,班尼特表明,一个将避免KTln2焦耳的能量耗散构建电路受害可逆逻辑门”[2]。 A reversible computer circuit is associate n-input n-output logic device with matched mapping. This helps to work out the outputs from the inputs and additionally the inputs are often unambiguously recovered from the outputs. Additionally within the synthesis of reversible circuits direct fanout isn't allowed as one–to-many construct isn’t reversible. However fan-out in reversible circuits is achieved victimization further gates. |
| 一个可逆电路设计应该受害最小范围的可逆逻辑门。从阅读的目的可逆电路的风格,有几个参数确定电路的质量和性能[3、4和13]。的可逆盖茨(N):可逆盖茨用于电路的数量。常数输入的数量(CI):这指的是要保持恒定的输入量在0或1,综合给定逻辑执行。量子值(QC):这是指电路的值的一种原始的价值。这是计算知道原始的可逆逻辑门的数量(1 * 1或2 * 2)需要了解电路。门水平(GL):这是指水平的数量在给定逻辑电路,需要理解函数[4]。 |
| 减少这些参数是有关工作的大部分想出一个可逆电路。本文期间,副2品种数量是受害可逆盖茨。乘数对受害机器操作电脑起着至关重要的作用。有几个未演过的算术运算,在笔记本电脑上ALU,通过乘数的利用率。风格和实现数字电路的受害可逆逻辑吸引了质量意识到进入长期计算技术[20]。 |
| 华莱士树和线性数组每个需要大约一个CSA每个部分产品降低。同样,4 - 2树需要一个4 - 2加法器为每个2部分商品[17]。因此,就像另一种结构,4 - 2树是大。一个答案维度缺点是使用部分4 - 2棵树。作为一个例子,一百六十四位的数量可能会增加四个项目采用一百一十六X 64位部分4 - 2棵树。然后总结四部分结果创建完整的结果。这种技术的一个性能极限问题是延迟到4 - 2树[20]。 |
| 主16 X六十四位部分乘以应该流过整个4:2树之前连续部分用数组可能开始下降。解决延迟的缺点在于硬件利用率高。 |
| 尽管第一部分将通过树的延迟会稍长一些,因为添加了门闩,随之而来的部分结果到达其后每4 - 2周期。结果是,很多需要更少的时间来获得所有的部分结果。 |
| 本文的组织结构如下:第二部分提供了临时的基数4 booth编码。3和4节描述数字电路的规划和预测数字电路的实现新可逆盖茨受害。五节提供结果和讨论并风格与预计风格的比较研究。 |
RADIX-4 BOOTH编码 |
| Radix-4 Booth编码假设x和y广场测量宽度的位向量n - 1和2 m - 1,各自。数分裂经济计算x。y作为添加的部分产品。从概念上讲,隔开成2比特数片,y + 1:2i][2,我= 0,. .,m-1 Corresponding to each slice, we define an integer encoding θi in the range -2≤ θ ≤ 2 For y €N and i € N, |
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一。在乘数降低部分产品的数量 |
| 是可行的减少部分产品的数量(* fr1),通过开发技术4号展位秘密写作。基本的计划是,而不是转移和添加的每一列数,乘以一个或零, |
| 页0 = M * 1,左移位0位(* 1) |
| 页1 = M * 2,左移位2位(x 8) |
| 结果是相当于转变和添加方法: |
| 页0 = M * 1,左移位0位(* 1) |
| 页1 = M * 1,左移1位(x 2) |
| PP2 = M * 1,左移位2位(* 4) |
很少出现= M * 0,左移3位(x 0) |
| 这种方法的优点是,部分产品的数量的一半。在电路风格这通常是必要的,因为它涉及到内部的传播延迟电路的运行,以及complexness和功耗的实现。 |
MULTI-OPERAND蛇 |
| 乘数部分商品积累取决于也许完全不同的硬件算法选择multi-operand蛇,无论位优化的风格表明部分产品的矩阵位重组优化的基本部分。 |
1。Carry-Look-Ahead加法器 |
| 脉动进位加法器有严重放缓一旦必须添加一个碎片。在一个32位加法器,关于六十三ns如果推迟将假定一个ns的门延迟。 |
| carry-look-ahead加法器解决这个缺点,精明的早些时候传递信号,支持输入信号。支持实际的事实,一个携带信号会产生2例: |
| 1)当位Ai和Bi都是1,(2)当一个人的两位是1,都是1。 |
| C1 = G0 + P0.C0 |
| C2 = G1 + P1。C1 = G1 + P1。G0 + P1.P0.C0 |
| C3 = G2 + P2。G1 + P2.P1。G0 + P2.P1.P0.C0 |
| C4 = G3 + P3。G2 + P3.P2。G1 + P3P2.P1。G0 + P3P2.P1.P0.C0 |
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2。块携带有预见性的加法器 |
| 携带有预见性的加法器是反向RCLA的基本设计原则,也就是说,街区内波纹携带但生成块之间的预见性。一块携带有预见性的加法器[20]。 |
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3所示。提出了TG方法 |
| 前面的结果可以概括为以下四个语句: |
| 1。虚假的活动限制数量效率。 |
| 2。华莱士会减少缺陷的产生和传播。 |
| 3所示。最小尺寸晶体管提高能源效率。 |
| 4所示。额外的精制方法(Chong)成功地减少了虚假的活动。 |
| 然而,一个超大号的能量在头部和技术依赖结晶体管技术水平。在这计划传输门数,可逆的传送门。传输门采用低功耗可逆门由于它只使用2然而门晶体管使用六个晶体管。总的加法器是受害两佩雷斯门。总的加法器受害可逆佩雷斯门图1所示 |
| TG-Multiplier可能是一个简单的设计支持华莱士树最小大小晶体管。可逆传动盖茨使条款执行level-restoring静态CMOS礼物严格输入电现象,从那里分离数量从输入驱动程序。全加器的构建2可逆佩雷斯门。全加器细胞内最后的RCA再次level-restoring静态CMOS门恢复驾驶能力。 |
结果和讨论 |
| 仿真获得使用阿尔特拉quatrus II环境,乘数能源潜力的结果是,仔细权衡了很多,通常不同的因素,从学科一直到半导体器件的水平。期间推出的新的乘数因子结构这项工作(TG-Multiplier)成功地大幅减少的变化活动虽然不是牺牲高能耗附加子电路的优点。 |
| 传输盖茨结合level-restoring静态CMOS可逆逻辑佩雷斯·盖茨通过RC低通滤波抑制故障,而保护永恒的驾驶能力。表1显示了力量对比和面积利用率报告。拟议的TG可逆逻辑基础乘数比其他人少功耗。可逆门不会实现算术电路受害加法器和减法器和可逆的加法器、减法器的反馈回路。图3和图4中提出可逆逻辑乘法器实现使用基数4方法。摘要可逆逻辑方法测试与维护所有输入序列共同所有的乘法器电路。被乘数和乘数杀神可逆逻辑。 |
| 可逆的16位可逆牺牲经济构造样式以最小的量子数量价格,最低的垃圾和最小空间和能量开销。的投影样式实现可逆运算器受害可逆数字更高的性能比现有的风格在盖茨使用范围方面,垃圾输出和量子价格,因此将用于低功率应用程序。图5和6是华莱士树和基于传输门的乘数方法有相同的输入和输出与参考前面的乘数。 |
| 可逆逻辑使用无符号乘法器实现和结果比较如表1所示,静态功耗少差异对动态功耗,因此他们不包括在表中。拟议的可逆逻辑电路具有更少的延迟变化对现有的方法。所有的电路中使用不同的设备验证家庭阿尔特拉quatrus II环境与不同的设备设置提供了类似的变化,他们可以帮助分析该方法的性能。可逆逻辑测试串行并行乘法器。可逆逻辑,减少了计算时间和力量。 |
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结论 |
| 常见的乘法方法是“添加和改变”的公式。并行数字范围的部分产品为补充的主要参数确定乘法器的性能。缩减部分产品的数量补充,改变了布斯公式是在所有最流行的算法之一。 |
| 实现速度增强华莱士树公式可能习惯了缩减序列的数量增加阶段。任何通过结合每个改变布斯公式和华莱士树技术我们可以看到每个算法在一个数字的优势。但随着信件,部分产品之间的数量变化和中间总结补充可以增加从而导致速度降低,增加化学元素空间由不规则的结构,此外应计互连功耗归因于增加带来先进的路由。在另一只手“串并联乘数妥协速度来实现更高的性能空间和功耗。平行或序列号的选择取决于应用程序的性质。在本文中,我们倾向于研究了乘法算法和设计和比较他们在速度方面,区域,这些指标的权力和组合。 |
引用 |
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