关键字 |
| SRAM，电源，延迟，电源延迟产品，写，读。 |
介绍 |
SRAM的使用预计将在便携式和高性能微处理器的未来增加。静态存储器
在现代微处理器系统、掌上电脑、移动电话等便携式设备中起着至关重要的作用
多媒体设备[1]。为了实现更高速度的微处理器，通常使用基于SRAM的高速缓存存储器。
器件的微缩趋势带来了功耗、亚阈值泄漏、反向二极管等挑战
泄漏，稳定性好。目前，极低阈值电压和超薄栅极氧化物的研究正在进行中
阶段，由于阈值电压和栅极氧化物厚度的降低。像内在参数这样的现象
波动、随机掺杂波动、氧化物厚度波动和线边缘粗糙度进一步降低
SRAM细胞的稳定性[3-5]。大规模的集成和制造工艺导致了密度的增加
通过减小设备的物理尺寸。低功耗和高速度方面的性能
操作是深亚微米和纳米级集成电路设计的主要挑战。
设计高性能超大规模集成电路芯片已成为移动通信和计算设备的必需品。
电池技术的进步没有电子设备和系统的进步那么快。所以,
设计具有高速度和低功耗的高性能电子系统是一个重要的课题
具有挑战性的任务。 |
低功耗和高速电路设计因应用而异。如果是电池操作的便携式
系统，如移动电话和笔记本电脑，使用低功耗电路设计的功耗最小化的总体目标是
保持电池寿命和重量合理。用于高性能和非电池操作系统，如
工作站和多媒体数字信号处理器，功耗最小化的总体目标是降低整体功耗
系统成本(冷却，包装和能源费用)，同时确保设备的长期可靠性。这些不同的
需求是低功耗、高速电子系统设计的驱动因素[6-7]。 |
纸张的组织方式如下。不同的SRAM单元配置(6T, 7T, 8T和9T)将在第二节中讨论。
第三节从功率、时延、功率延时产品等方面对各型号进行性能比较
SRAM的配置。最后，第四节是结论。 |
相关工作 |
图1为6T SRAM单元[8]。这种SRAM单元显示出较差的稳定性，并且具有较小的保持和读取静态噪声
利润率。在读操作中，由于接入晶体管和晶体管之间的电压分频，稳定性降低
驱动晶体管。6T SRAM单元的基本单元由6个MOS晶体管组成。这个SRAM单元提供较少的读取
由于工艺变化而进一步降低的噪声裕度。为了在6T SRAM单元中实现更高的读噪声裕度，
下拉晶体管的宽度必须增加，这最终增加了漏功率上升的问题
耗散[8]。这种SRAM单元消耗更多的功率，并且在低功耗的小特征尺寸下表现出较差的稳定性
电压供应。在运行过程中，由于访问和驱动器之间的电压划分，稳定性降低
晶体管。 |
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| 图1所示。一个6T SRAM单元 |
图中为7T SRAM单元[9]。7T SRAM单元具有良好的读取稳定性和静态噪声裕度。这个单元格有7个
只使用一条位线(BL)、一条字线(WL)和一条读线(RL)的晶体管。写进
通过保持读线(RL)不活动来使用存储单元、位线(BL)和字线(WL)。同样，从
使用存储单元、位线(BL)和读线(RL)，字线保持非活动状态。7T SRAM单元只使用一个
位线，因此，充电和放电所需的功率多一个位线减少。 |
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| 图2所示。一个7T SRAM单元 |
8T SRAM单元具有较高的噪声裕度，但其写入噪声裕度很小。因此8T SRAM更容易
写操作失败。除此之外，它的写时间更高，并且该单元占用的空间比a单元多30%
常规6T SRAM单元[9]。9T SRAM单元具有较高的读噪声裕度和写噪声裕度，且写入时间短。这种SRAM单元更容易泄漏。8T SRAM和9T SRAM单元提供更高的读噪声裕度
与6T SRAM单元相比。文献调查显示，在功耗和功耗方面具有更高的性能
使用7T SRAM单元可以实现延迟产品。 |
不同sram细胞的性能比较 |
比较了传统的6T SRAM和研究的7T SRAM的读时延、写时延、
功耗，以及VDD = 1.80V时90nm CMOS工艺下的功率延迟产品。表1显示了该功能
6T和7T SRAM单元中各种操作的耗散[8]。类似地，表2显示了各种操作的延迟
6T和7T SRAM细胞[8]。 |
| 表1。6T和7T SRAM单元中各种操作的功耗 |
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| 表2。6T和7T SRAM单元中各种操作的延迟 |
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表3显示了不同SRAM单元在VDD = 1.32V时在90nm CMOS技术[9]下的功率延迟积。在
电池供电系统中，对增加电池的使用寿命有很大的需求，而在高速系统中，速度快
是主要问题。对于低功耗和高速操作，设计人员必须同时考虑速度和功率
耗散[9]。对于这类系统，功率延迟积是一个重要的参数。从表3中可以观察到
7T SRAM单元在1.32V电压下提供更小的功率延迟产品，采用90nm CMOS技术。 |
| 表3。不同SRAM单元的功率延迟积 |
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结论 |
研究了不同的SRAM配置:6T、7T、8T和9T，以进行性能分析。文献调查
结果表明，7T SRAM单元具有较高的噪声裕度和较小的功耗
其他讨论过的SRAM配置。研究结果还表明，该SRAM单元具有最小的功率延迟
不同SRAM配置(6T, 7T, 8T和9T SRAM配置)的产品在90nm CMOS技术。 |
参考文献 |
- 陈志强，“一种新型SRAM单元的低功耗和稳定运行”，第3届ieee国际存储器研讨会，第1-4页，2011年。
- Jain, S. K.和Agarwal, P.，“深亚微米CMOS技术的低泄漏和无SNM SRAM电池设计”，第19届国际VLSI设计会议，Hyderabad，印度，pp. 495-498, 2006。
- Asenov, A.， Brown, A. R.， Davies, J. H.， Kaya, S.， Slavcheva, G.，“十安计和纳米尺度mosfet的内在参数波动模拟”，电子器件学报，vol. 50, No. 9, pp. 1837-1852, 2003。
- m . Mizuno, J. Okamura, A. Toriumi，“由于通道掺杂数统计变化引起的mosfet阈值电压波动的实验研究”，电子器件学报，vol. 41, No. 11, pp. 2216-2221, 1994。
- Sasaki, H.， Ono, M.， Yoshitomi, T.， Ohguro, T.， Nakamura, S.， Saito, M.， and Iwai, H.，“1.5 nm直接隧道栅氧化硅mosfet”，IEEE电子器件学报，第43卷，第8期，pp. 1233-1242, 1996。
- 张晓明，张晓明，“基于亚阈值泄漏控制技术的双输入非与门性能”，电子器件学报，Vol. 14, pp. 1161-1169, 2012。
- 张晓明，张晓明，“基于GDI技术的低功耗高速ALU的设计与性能比较”，计算机与信息科学学报，Vol. 42, pp. 458-463, 2011。
- 马德华，陈志强，“低功耗和高SNM的单比特线7T SRAM单元”，IEEE自动化，通信，控制和压缩感知，2013,pp 223-228。
- Singh, S.， Arora, N.，和Singh, B. P.，“基于90nm技术的SRAM细胞结构的仿真与分析”，国际现代工程研究杂志，Vol.1, No.2, pp. 327-331, 2011。
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