华莱士乘法器结构的性能比较

即侯赛因¹， r.k.s ah¹——库马尔²

印度** Nirjuli, NERIST欧洲经委会系P.G.学生
印度**，Nirjuli, NERIST欧洲经委会系助理教授

摘要

乘法器是许多VLSI计算单元的基本构件。这种超大规模集成电路的性能取决于乘法器的性能。因此，对超大规模集成电路设计人员来说，设计一个高性能的乘法器是一项具有挑战性的任务。华莱士树乘法器是现有乘法器中最常用的乘法器。华莱士乘法器还以其速度快、功耗低而闻名。不同的设计华莱士乘法器的技术在文献中是可用的。本文对各种华莱士乘法器结构的性能进行了比较评述。

关键字

华莱士乘法器，降低复杂度，功耗，延迟。

介绍

数字信号处理器在设计上具有DSP算法的实时性。DSP的基本构件是乘法器、算术逻辑单元和乘法累加单元。对于实时应用，数字信号处理器计算模块设计的关键问题是速度和精度[1]。乘法对于计算机、过程控制器、微处理器、数字信号处理和图形引擎来说是必不可少的。在DSP处理器中，乘法是由乘法器来完成的。所以，系统的性能是由乘数的性能决定的。因此，人们提出了各种乘数结构来提高乘数的性能。

在低功耗和高速方面，驱动高性能电子系统设计的因素有很多[2-3]。随着最近技术的进步，许多研究人员致力于设计越来越高效的乘法器。主要目的是提供更高的速度和更低的功耗。这使得它们能够兼容各种复杂和便携的VLSI电路实现。乘数结构框图如图1所示。该乘法器结构由三部分组成:部分积的生成、部分积的加法和最终加法。

图1。乘数结构框图

并行乘法器是高速乘法器。有很多的乘数架构可以用来设计并行乘数。华莱士乘数就是其中之一。华莱士树是一种有效的数字电路硬件实现方法。它可以用两个整数相乘。基于华莱士树结构的乘法器称为华莱士乘法器。它基本上比其他乘数[4]快。

本文研究了几种类型的华莱士乘法器架构，与传统的华莱士乘法器相比，它们具有降低复杂度、低功耗和更短的延迟。

降低复杂度华莱士乘法器

Waters等人提出了降低复杂度的Wallace乘数方法。图3[5]显示了降低复杂度的华莱士乘法器。它是对传统华莱士乘法器的第二相约简方法的改进，减少了半加法器的个数。第一阶段，形成部分积阵，并将其转换为倒金字塔阵的形式。当部分积数组的左半边位向上移动时，就形成了倒金字塔数组。在第二阶段，将该数组分为三行一组，每列使用全加法器。只有当改进的华莱士乘法器的降阶数超过传统的华莱士乘法器时，才使用半加法器。所以这种方法减少了半加器的数量。

在改进的Wallace乘法器中，如果(ri mod 3) = 0，则约简阶段需要半加法器;否则不需要半加法器。在这种架构中，半加器的数量等于N-S-1，其中N是比特数，S是阶段数。对于使用Wallace乘法器结构的9位乘法，在第一和第二阶段只使用一个半加法器，在最后阶段使用两个半加法器，如图3[5]所示。因此，可以观察到，与传统Wallace乘法相比较，该改进Wallace乘法相比较多使用了2个全加法器，少使用了17个半加法器，而约简级数与传统Wallace乘法相比较不变。

表1[5]显示了8位、16位、24位、32位和64位大小时，传统Wallace乘法器和简化Wallace乘法器的复杂度比较。该表显示，使用两种乘法器产生相同数量的缩减阶段，但修改或降低复杂性华莱士乘法器具有降低门数量复杂性的优势。

表1:复杂性比较

新型低功率高速华莱士倍增器

一种新型的低功耗高速华莱士乘法器，采用进位节省加法算法，降低了整体延迟[6]。这将提高速度并降低功耗。这是通过使用压缩器来代替全加法器，并使用斯克兰斯基树加法器来代替最后的进位传播阶段来实现的。用于RISC处理器的新型低功耗高速华莱士乘法器如图4[6]所示。在部分积约化阶段，如果使用的加器数量减少，相应减少华莱士树乘子中的延迟。在这个乘数中，两个延迟为4个单位的全加法器被一个延迟为3个单位的4:2压缩器取代，一个延迟为4个单位的5:2压缩器取代三个延迟为6个单位的全加法器。在结构中使用斯克兰斯基加法器进一步降低了延迟。

视图。新型低功率高速华莱士倍增器

布斯重新编码了华莱士树乘数

布斯编码华莱士树乘法器由布斯编码算法和压缩加法器组成，用于布斯编码乘法器的实现。在该体系结构中，采用Booth Recoding算法来生成和减少乘法器的部分积，采用3:2、4:2和5:2的压缩器结构来减少部分积相加的阶段数。在这些压缩器中，通过用多路复用器块替换异或块来最小化临界延迟路径。最后两行求和使用进位选择加法器产生最终结果。该结构具有速度快、占地面积小的优点。

高效高速华莱士树乘法器

与传统的Wallace树乘法器相比，该乘法器由压缩加法器和改进的进位选择加法器[8]组成。在该结构中，在第二阶段使用4:2和5:2压缩器进行部分积的减少，而在最后阶段使用进位选择加法器进行两行位的相加，以减少华莱士乘法器的进位传播延迟。

与传统的Wallace乘法器相比，高效的高速Wallace树乘法器结构具有减小延迟和降低功耗的优点。表2[8]显示了使用8位常规华莱士乘法器和8位高效高速华莱士树乘法器架构的晶体管数量和延迟的比较。这个表显示，与传统的华莱士乘法器相比，由于晶体管数量的减少，使用高效的高速华莱士树乘法器也减少了面积。

表2。晶体管数量和延迟的比较

华莱士倍增器采用节能cmos全加法器

图5[9]给出了采用节能CMOS全加法器的华莱士乘法器结构框图。该方法采用节能CMOS全加法器代替传统的全加法器[9]，设计了改进的降低复杂度的华莱士乘法器，降低了功耗和面积。这种倍增器结构减少了功耗，也减少了门计数的总数。在该架构中，采用节能CMOS全加法器代替传统的全加法器。这降低了整体功耗，也提高了速度。

微型计算机体积很小。华莱士乘数采用节能CMOS全加法器

结论

本文研究了几种类型的华莱士乘法器结构，并与传统的华莱士乘法器结构进行了比较。可以观察到，通过降低复杂性和使用有效的加法器，华莱士乘法器结构在功率、延迟和面积方面具有更好的性能。

参考文献

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国际科学、工程和技术创新研究杂志