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国际创新研究期刊》的研究在科学、工程和技术

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性能改进的低功率双尾UDSM CMOS技术的比较器

1N.Bhuvaneswari,2V.Gowrishankar,3Dr.K.Venkatachalam
  1. PG学者,ECE、Velalar工程与技术学院Tamilnadu侵蚀
  2. 助理教授,ECE、Velalar工程与技术学院Tamilnadu侵蚀
  3. 教授,ECE、Velalar工程与技术学院Tamilnadu侵蚀
  4. ECE、Velalar工程与技术学院Tamilnadu侵蚀

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文摘

在本文中,我们提出一个动态比较器的性能比较。延迟是直接与亚微米尺度,我们研究上面的比较器的性能方面的延迟和Power-Delay产品(PDP)。PDP给出了平均能量消散比较器的一个比较。使用Tanner EDA仿真结果显示更好的性能的高速动态比较器(HSDC)比传统定时比较器在180海里,250 nm和350 nm)技术。实现结果表明,高速动态比较器能量耗散与最好的设计用于180纳米技术的比较,操作时50 MHz。

关键字
超深亚微米(UDSM),动态比较器,Flash adc,共模电压。

介绍
如今高速设备高速adc,比较器成为非常重要的。对于这些高速的应用程序,一个主要的推力是对低功率的方法。在功耗最小化这些设备可以通过向更小的特征尺寸的过程。然而,当我们朝着更小的特征尺寸的过程,这个过程变化和其他非理想将大大影响设备的整体性能。等adc的性能限制块通常级间增益放大器和比较器。功耗、速度将大卷adc的性能度量。比较器被称为比特模拟到数字转换器,因此他们大多用于大型丰富的A / D转换器。CMOS比较器的基本功能是用来找出信号是否大于或小于零个或比较一个inputsignal参考信号和输出二进制信号基于比较。许多高速adc,如flash adc,需要高速,低功耗比较器。由于高速、低功耗、高输入阻抗和全面输出动态锁存比较器是很吸引人的。他们使用正反馈机制和一双back-toback交叉耦合的逆变器(锁)为了小不同输入电压转换为数字水平在短时间内全面。设计高速比较器适合在低电源电压可操作的是一个更具有挑战性的工作。 Many techniques, such as supply boosting methods [2] that can handle higher supply voltages have been developed to meet low-power design challenges. These are effective but introduces reliability issues in CMOS technologies. Two power-saving schemes namely the current-controlled latch sense amplifier and static power-saving input buffer (SPSIB) for high-performance VLSIs with a large-scale memory and many interface signals were described by Kobayashi et al [7]. A CMOS latch-type voltage sense amplifier was designed with a separated input and cross-coupled stage [4]. Based on Blalock [8] approach, a 1-bit quantizer for sub-1V ΣΔ modulators was proposed by Maymandi-Nejad and Sachdev [9].
修改的比较器闩[2]是不同的从传统电路更换新锁低电源电压操作(例如)供应电压降至0.65 v 65纳米技术。这个门闩有助于低电源电压操作。低功耗、低电压逐次逼近模数转换器(SAR ADC)设计基于供应增加技术提出了[3]。SBT适用于混合信号电路设计对能源有限的应用程序和系统电源电压在阈值电压的顺序的过程。许多研究在分析动态比较器的性能。随机决策错误分析了动态比较器使用LPTV定期线性时变模型[5]。一个方法来估计完全动态再生比较器的输入参考噪声利用参考体系结构提出了[10]。负载电容失配的影响抵消的再生锁在[11]比较分析。
回扣降噪Figueiredo中和技术调查和重要[12]和抵消取消身体电压调整使用低功耗简单模拟控制反馈电路没有任何额外的电容加载的比较器输出被Babayan-Mashhadi调查和Lotfi [13]。提出了一种新的平衡方法便于操作的评估点的晶体管在动态比较器在[14],从而能够获得动态比较器补偿电压的显式表达式。

动态比较器设计
传统动态[7]和双尾翼比较器[4],[1]是时钟再生比较器有用的高速ADC像flash ADC因为他们的快速决策能力由于强烈的反馈循环再生的门闩。文献中给出的分析调查比较器的性能而言,噪声[10],抵消[11],[13]和[14],随机决策错误[5]和放松一下噪音[12]。由于延迟是直接与亚微米技术,我们研究上面的比较器的性能方面的延迟使用不同的技术文件。
答:传统的动态比较器
小林et al。(1993)[7]提出了门闩式动态比较器和图1所示(两个cross-coupled逆变器)。它有高输入阻抗,轨到轨输出摆动和没有静态功耗。存在一个间接输入晶体管的寄生参数的影响较大(门区域低偏移量)输出节点,因此,影响开关速度。小林的新奇的设计是使用一个睡眠晶体管(Mtail),建立了路径VDD接地只有当电路处于活动状态和设计运营两个阶段产生一个输出。
)重置阶段:在重置阶段CLK = 0,睡眠晶体管Mtail,重置晶体管(M7-M8)将拉低VDD输出节点Outn和Outp定义一个条件开始,有一个有效的逻辑层在重置。
b)比较阶段:即在第二阶段。CLK = VDD,比较阶段,睡眠晶体管Mtail M7和M8和晶体管上。输出电压(Outp Outn),已预先VDD,开始放电在这个阶段具有不同放电率取决于相应的输入电压(酒店/ INP)。假设情况VINP > VINN, Outp排放比Outn更快,因此当Outp(由晶体管M2漏极电流放电),摔倒时VDD——| Vthp |之前Outn(由晶体管M1漏极电流放电),相应的pMOS (M5)将打开启动造成的门闩再生回回到——逆变器(M3, M5和M4, M6)。因此,Outn拉VDD和Outp排放到地面。如果VINP < VINN,电路工作亦然。表达式的延迟传统动态比较器得到
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传统的双尾翼动态比较器
Shinkel et al。(2007)[4]提出了一种双尾翼动态比较器,显示一个单独的input-gain阶段和outputlatch阶段和2所示。输入和输出阶段分组的两个不同阶段做了这个比较器更低和更稳定的补偿电压宽共模电压(Vcm)范围和操作电源电压降低。因为通过控制尾晶体管的大小(Mtail1和Mtail2)输入和输出级的,一个小尾巴电流差分输入对可以获得长积分时间和更好的通用/ ID比获取更大的利益(因此,少补偿电压)和一个大尾巴电流为输出latch-stage快速再生,soone可以高速度和低偏移电压和减少对Vcm的依赖。因为这个比较器需要和信号的操作,高之间的同步和是必需的,因为第二阶段检测之间的电压差微分输出第一阶段在非常有限的时间。如果用于生成一个简单的逆变器,它插入额外的时钟发生器上的负载。如果是滞后,导致延迟增加,如果领导,它导致增加功耗由于存在短路电流路径Mtail2 M7 / M8通过MR1 / MR2,它甚至可以增加门闩补偿电压如果设备不匹配M7和M8之间是显著的。
类似于小林et al。(1993)设计Shinkel et al(2007)的比较器有两个阶段的操作即重置阶段和比较阶段,比较投入。
)重置阶段:在这个阶段CLK = 0, Mtail1,和Mtail2,晶体管M3-M4 pre-charge VDD fn和fp节点,进而导致晶体管MR1和MR2放电输出节点。
b)比较阶段:在这个阶段CLK = VDD Mtail1 Mtail2打开,M3-M4关掉,在节点电压fn和fp开始下降率定义为IMtail1 / Cfn (p),除此之外,一个input-dependent差动电压ΔVfn (p)将建立。MR1形成的中间阶段,MR2ΔVfn (p)的交叉耦合的逆变器也提供了一个良好的输入和输出之间的屏蔽,导致回扣的价值减少噪音。然而在Shinkel et al(2007)的比较器两个中间晶体管截止,(因为fn和fp节点都排放到地面),因此,在重置阶段,这些节点必须从地面到VDD,导致高功率消耗。传统的双尾的延迟的表达式比较器得到
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c .高速双尾翼动态比较器
SamanehBabayan-Mashhadi和Reza Lotfi(2013)[1]提出了一种高速节能双尾翼动态比较器。由于低压双尾翼架构的更好的性能应用,SamanehBabayan——Mashhadi和Reza Lotfi设计了双尾翼的结构。这个比较器的主要思想是提高ΔVfn / fp为了增加门闩再生速度。为此,两个控制晶体管(Mc1 Mc2)已经被添加到第一阶段并行M3 / M4晶体管但cross-coupled方式如图3所示。设计在两个阶段比较两个输入即,重置阶段和比较阶段。
)重置阶段:在重置阶段(CLK = 0, Mtail1和Mtail2,避免静态功耗),M3, M4拉低VDD fn和fp节点,因此晶体管Mc1 Mc2剪除。中间阶段晶体管,MR1 MR2,重置两个锁存器输出。
b)比较阶段:在这个阶段(CLK = VDD Mtail1,和Mtail2),晶体管M3, M4关掉。此外,在这一阶段的开始,控制晶体管仍掉(因为fn和fp VDD)。因此,fn和fp开始与不同的利率根据输入电压下降。假设VINP > VINN,因此fn下降速度比fp,(因为M2目前提供超过M1)。只要fn继续下降,控制相应的pMOS晶体管(Mc1在这种情况下)开始打开,拉回VDD fp节点;和另一个控制晶体管(Mc2)仍然是,允许fn完全放电。的总延迟提出比较器实现
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1)静态功耗消除版本(HSDC -SPEV):要克服的问题从VDD地面两个直流路径nMOS晶体管开关输入以下(Msw1和Msw2)和图4所示。在决策的开始阶段,由于fn和fp节点已经预先VDD(在重置阶段),这两个开关都关闭,fn和fp开始下降不同的放电率。当比较器检测到一个fn / fp节点是放电更快,控制晶体管将增加电压差。假设fp拉到VDD和fn应该完全放电,因此fp的开关在充电路径将被打开(为了防止任何当前画fromVDD)但是其他开关连接到fn将关闭允许fn节点的完全放电。
图像
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换句话说,控制晶体管开关的操作模拟门闩的操作。设计的新颖性是高速相比传统双尾翼动态比较器[4]由于高初始输出电压差(ΔVo)和有效的跨导(gmeff)。

结果分析
瞬态模拟传统的动态比较器[7],传统的双尾翼comparator[4]和高速节能双尾翼比较器[1]进行使用与180纳米亚微米技术导师图形文件。pMOS和nMOS晶体管的电路是大小以满足其驱动能力。为了测量输出节点的延迟,时钟信号设置为参考。输出节点的延迟(Outn和Outp)测量时钟。用于仿真的参数有:ΔVin = 5 mv, Vcm = 0.7 v, VDD = 0.8 v,客栈= 0.6975 v并输入= 0.7025 v的上升和下降时间时钟保持平等和保持在1 ns。这里现有的结果比较器的延迟,权力和PDP显示在表我50 mhz的频率。从表中看到我的延迟HSDC低比小林[7]和Shinkel等[4]分别设计。这是因为HSDC提高速度提高的门闩时刻t0即输出电压不同。(ΔV0)和提高门闩有效的跨导(通用,eff)。
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的增强速度HSDC设计显示了更好的延迟降低相比,传统的动态比较器。的晶体管数量更高速节能设计与传统设计。

结论
现有的以动态比较器的性能比较不同的定标技术进行简短。高速度和最小能量耗散的主要标准是在每天可移植的应用程序中,我们进行了大量的比较器的延迟分析中提到的文学。实验评价现有的比较器的设计表明,HSDC设计展示更好的延迟降低比传统动态比较器的设计。分析揭示了HSDC设计的适用性等高速ADC flash ADC用于便携设备。

引用
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  2. b . Goll h·齐默尔曼,“减少延迟时间的比较器65 nm CMOS供应电压下降到0.65,“IEEE反式。电路系统。二世,Exp。内裤,卷。56岁的没有。11日,页。810 - 814年,2009年11月。
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