关键字 |
| C2CMOS, 22nm工艺，功耗，传播延迟 |
介绍 |
| 对于高性能VLSI芯片的设计，后端方法的选择对设计时间和设计成本有着重要的影响。锁存器和触发器直接影响超大规模集成电路系统的功耗和速度。因此，针对某些特定的应用，设计了各种触发器拓扑结构。 |
| 触发器是双稳多振器。该电路可以通过应用于一个或多个控制输入的信号来改变状态，并具有一个或两个输出。它是顺序逻辑中的基本存储元素。人字拖和锁存器是用于计算机、通信和许多其他类型系统的数字电子系统的基本构件。 |
| 人字拖和锁存器被用作数据存储元素。这样的数据存储可以用于状态的存储，这样的电路被描述为顺序逻辑。在有限状态机中使用时，输出和下一个状态不仅依赖于当前输入，而且依赖于当前状态(因此，也依赖于之前的输入)。它还可以用于脉冲计数，并将可变定时输入信号同步到一些参考定时信号。 |
| 触发器可以是简单的(透明的或不透明的)或时钟的(同步的或边缘触发的);简单的通常称为锁存器。闩锁这个词主要用于存储元件，而时钟器件则被描述为触发器。锁存器是电平敏感的，而触发器是边缘敏感的。也就是说，当闩锁被启用时，它变成透明的，而触发器的输出只在单一类型的时钟边缘上发生变化(正向或负向)。 |
| 在数字CMOS电路中，有三种功耗来源，第一是由于信号跃迁，第二是由于短路电流直接从电源流到地端子，最后是由于泄漏电流。随着技术规模的缩小，短路功率可以与动态功耗相媲美。此外，漏电功率也变得非常重要。随着阈值电压、通道长度和栅氧化层厚度的减小，高漏电流成为CMOS电路功耗的重要因素。当技术规模缩小时，总功耗将降低，同时延迟取决于电源电压、阈值电压、纵横比、氧化物厚度、负载电容。 |
相关工作 |
| 基于深亚微米CMOS技术的高性能VLSI应用人字拖设计*和SonalA.Lakhotiya ? ?电子与电信，G.H. Raisoni工程学院，Amravati，印度。2014年4月1日录用，2014年4月10日上线，第4卷第2期(2014年4月) |
| 本文对90nm CMOS技术中常用的高速触发器拓扑结构进行了详尽的分析和设计方法。对面积、时延和功耗进行了比较。布局寄生的影响已经包括在晶体管级设计阶段。选择的人字拖进行彻底的比较分析，其结果在结果部分报告。根据所给出的结果，由于延迟，最快的拓扑是C2CMOS和DET，在面积和晶体管计数方面TSPC和C2CMOS更好，而在功耗方面SET显示出更好的结果，最好的低功耗触发器是SET。此外，在时钟倾斜和传播延迟较小的情况下，DET和C2CMOS拓扑结构最佳。 |
| 他们得出结论，基于功耗、传播延迟和晶体管计数的便携式应用程序的有效设计架构是TSPC、SET、DET和C2CMOS触发器。考虑触发器的适用性并为给定的应用程序选择最佳拓扑是一个重要问题;低功耗设计集适用于便携式应用。 |
| 上述性能比较表明，C2CMOS和TSPC触发器架构在给定关键参数上的性能优于SET和DET，这意味着这两种架构都适用于低功耗、快速开关和最小面积的应用。 |
算法 |
| 图1显示了一种巧妙的负边触发寄存器，该寄存器基于对时钟重叠不敏感的主从概念。这个电路被称为C2CMOS(时钟CMOS)触发器，它分两阶段工作:当clk=1时，第一个驱动器被打开，主级作为逆变器对d的反转版本采样。主级处于评估模式。当clk=0时，主阶段部分处于保持模式，而第二部分计算。之前存储的值通过从级传播到输出节点，从级充当逆变器。 |
| 上图为时钟2 CMOS触发器拓扑电路图，数据信号应用于触发器的上层PMOS晶体管下层NMOS晶体管，时钟信号Ø应用于电路的一级NMOS晶体管和第二级PMOS晶体管，时钟信号Ø应用于电路的一级PMOS晶体管和第二级NMOS晶体管，时钟信号Ø应用于电路的一级PMOS晶体管和第二级NMOS晶体管。第一阶段的输出作为输入应用到第二阶段的架构，C2CMOS触发器的输出在节点“Q?” |
| 以上C2CMOS触发器的原理图是借助Microwind仿真工具绘制的布局结构。当输入D是" 1?时钟是“1?”当输入D为“0?”时钟是“0?”那么主阶段是关闭&从阶段是打开 |
| 在上述C2MOS布局设计中，我们只使用了三层金属层，整个设计只需要10个晶体管，这与其他设计相比要少。 |
| C2CMOS触发器仿真输出如图4所示。从模拟中可以清楚地看到，输出“Q?“D?”在时钟的负(下降)边缘。C2CMOS触发器所需总功率接近8μw，与其他架构相比非常低，工作电压为1.2V，传输延迟为5ps。 |
结论 |
| 超大规模集成电路中最严重的问题之一是面积、功耗和传输延迟。采用22nm技术的C2CMOS架构的Flip-Flop设计与90nm技术相比，降低了功耗和传播延迟。90nm的C2CMOS功耗为11μw，延时6ps，而22nm的C2CMOS功耗仅为8μw，延时5ps。因此，它是低功耗VLSi应用中更高效的架构。 |
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数字一览 |
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参考文献 |
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