权力和延迟比较在不同类型的全加器电路

Saradindu熊猫¹,A.Banerjee²B.Maji³,Dr.A.K.Mukhopadhyay⁴

电子和通信工程部门,Narula理工学院,WBUT,加尔各答,印度
电子和通信工程部门,幼虫,Durgapur、印度
导演、沥青质、Santiniketan,波巴木,西孟加拉、印度

文摘

本文描述了设计的速度由晶体管的大小有限,寄生电容和关键路径延迟。功耗和速度是两个重要的但相互冲突的设计方面;因此一个更好的指标来评估电路性能就是力量延迟产品(PDP)。一个完整的加法器的驾驶能力是非常重要的,因为,完整的蛇大多用于级联配置,一个提供输入的输出。如果完整的方案缺乏驾驶能力就需要额外的缓冲区,因此增加功耗。在这里,我们给了一个简短的描述完整的进化加法器电路功耗较小,更高的速度和较小的芯片大小。我们已经开始用最传统的28个晶体管全加器,然后逐渐研究组成的完整方案尽可能少8个晶体管。我们还包括一些最受欢迎的全加器细胞像静态能源恢复完整的加法器(农奴)[7][8],Adder9A, Adder9B, GDI建立完整的加法器。

关键字

CMOS传输门(TG),通过晶体管逻辑(PTL),互补通过晶体管逻辑(CPL),门扩散输入(GDI),静态能量回收全部加法器(奴隶),Adder9A, Adder9B, GDI建立完整的加法器的力量,延迟、通道长度。

我的介绍。

广泛的发展领域的便携式系统和蜂窝网络加剧了低功耗微电子学的研究工作。低功耗设计已成为一个主要的设计考虑。完整的加法器的设计标准细胞通常是多重的。当然,晶体管计数是一个主要关心的主要影响等功能单元的设计复杂性乘数和算法逻辑单元(ALU)。目前的电池技术的供电能力有限使功耗便携式设备中的一个重要人物。

设计的速度由晶体管的大小有限,寄生电容和关键路径延迟。一个完整的加法器的驾驶能力是非常重要的,因为,完整的蛇大多用于级联配置,一个提供输入的输出。如果完整的方案缺乏驾驶能力就需要额外的缓冲区,因此增加功耗。在过去的十年中,完整的加法器经历了大幅改进功耗、速度和规模,但代价疲弱的驾驶能力和降低电压摆幅。然而,减少电压摆幅低功耗的优点[3]。

没有理想的全加器细胞可用于所有类型的应用程序[4]。因此小说架构如CMOS传输门(TG),通过晶体管逻辑(PTL),互补通过晶体管逻辑(CPL)[5]和门扩散输入(GDI)[6]提出了满足要求。每个设计风格也有自己的优点和缺点。门扩散输入是一个低功率设计,减少晶体管计数。但GDI的主要问题是,它需要twinwell CMOS或绝缘体上硅(SOI)过程制造[11]。因此GDI芯片更加昂贵。这些逻辑风格及其组合(混合)是常用的设计完整的加法器细胞。

在本文中,我们简要描述了进化的全加器电路功耗较小,更高的速度和较小的芯片大小。我们已经开始用最传统的28个晶体管全加器,然后逐渐研究组成的完整方案尽可能少8个晶体管。我们还包括一些最受欢迎的全加器细胞像静态能量回收全部加法器(农奴)[7][8],Adder9A, Adder9B, GDI建立完整的加法器。

二世。真值表和方程

全加器执行的两位A和B携带(Cin)在前一个阶段生成的。整数相当于这个关系所示:

全加器使用CMOS逻辑和将被称为“传统CMOS设计”。传统CMOS全加器的框图如下所示(图1):

三世。测量比较分析不同类型的全加器电路

答:传统28 t CMOS全加器:

这加法器是基于常规CMOS结构(上拉和下拉网络)(图2)。

工作原理:Cout生成第一次使用方程3。然后使用方程来源于总和和4。

优点:这个全加器最重要的优势之一是它的高噪音的利润率,从而以低电压运行可靠。CMOS盖茨的布局也由于互补晶体管对简化。

缺点:但使用大量的晶体管数量导致高输入负载,更多的功耗和面积较大的硅。

b . 20 T传输门全加器:

它产生缓冲输出适当的极性和和能耗高的缺点。(图3)。

14 c t全加器:

14 t全加器包含一个4 t PTL XOR门,图4所示,一个逆变器和两个传输基于盖茨的多路复用器的设计和和Cout信号[11]。

工作原理:该电路有4个晶体管XOR在下一阶段是生产XNOR倒。这些使用XOR和XNOR同时生成和cout。cin的信号和一个一个是多路复用可以控制的(b)或(b)。同样计算cout可以通过多路复用和cin控制(b)。

优点:它是目前最快的加法器被报道。比传统的加法器电路更简单。

劣势:这个电路的功耗比28 t加法器。然而,相同的功耗[4]它执行得更快。

d . 10 t静态能量回收全加器:

在这种类型的加法器(图5)的能量恢复逻辑重用电荷,因此功耗更小比非能源恢复逻辑。

电路工作原理:由两个XNORs实现了4个晶体管。生成和输出的第二阶段XNOR电路。cout可以计算通过多路复用和cin控制(⊗b)。我们认为有一个电容器输出节点的第一个XNOR模块。说明静态能量回收最初让我们考虑一个例子,a = b = 0,然后更改为1。当a和b两个等于零VDD的电容器充电。在下一阶段b达到高电压水平保持一个固定的低电压水平,通过一个电容器放电。一些电荷保留,因此当达到高电压水平我们没有完全充电。这里能源消耗低。

优点:需要注意的是,新农奴加法器没有直接通往地面。消除地面道路减少功耗。负载电容的电荷存储控制盖茨重新应用。没有直接路径的结合地面和电荷的负载控制的领门使energy-recovering全加器的节能设计[12]。

劣势:在输出节点电路产生全面展开。但它不能提供内部节点。作为电路的功耗降低了电路变得缓慢。也不能在低电源由于级联多个阈值问题[12]。

e . 10 t门完整方案实现扩散输入(GDI)结构:

现在使用这些基于GDI XOR和XNOR门两个不同的GDI全加器架构设计(无花果。6)。

电路操作:GDI建立完整的电路操作蛇一模一样,之前的农奴模块。和一些从第二阶段的输出获得XOR(无花果。(图6 (a)], XNOR。6 (b)电路而移位(Cout)计算控制的多路复用b和Cin (XNOR b)。

优势:这些特性给GDI细胞两个额外的输入插脚使用使得它比通常的CMOS设计灵活。也是一个天才设计非常能效没有大量的晶体管计数。

劣势:GDI细胞的主要问题是,它需要twin-well CMOS或绝缘体上硅(SOI)过程来实现。因此,这将是更昂贵的芯片实现GDI。此外如果只使用标准p阱CMOS工艺,GDI计划将面临的问题缺乏驾驶能力使它更昂贵和难以实现作为可行的筹码。

9 f·加法器和9 b:

工作原理:从上面的数据(图7 a和7 B),我们可以看到,一个静态能量回收XNOR门与新G-XNOR门产生级联而Cout函数之和由简单地实现控制的多路复用B和Cin (XNOR B)做在前面的电路。

优势:这两个新方案持续消耗更少的能量在高频率和高速度较10-transistor完整的蛇和传统28-transistor CMOS加法器[13]。

g . 8 t全加器的设计:

8 t的基本完整的加法器由3个模块组成:2 XOR元素和携带部分如下图所示:

工作原理:求和输出是通过连续两个XOR块。携带的部分中,我们使用基于GDI 2 tmux和B (XOR)选择信号。金额和Cout模块分别需要6和2晶体管。八个晶体管的晶体管级实现全加器图8所示。很明显,从图和和Cout最多延迟2 t。

优势:它不受阈值电压损失问题。也显著增加了适当的噪声容限在3 t XOR的晶体管上浆。功率延迟产品(PDP),提出了加法器的面积也比发现现有的10 t和14条。

劣势:由于短路电流更高的功耗。

四、结果分析

比较分析不同类型的加法器无花果所示:9。

诉的结论

从上面的分析各种类型的完整的加法器电路,我们可以达成一个结论是,平均功率低GDI类型完整的蛇和TG的平均延迟低加法器。但权力推迟产品是低14 t全加器。但功耗高于8 t全加器。优化的功率(平均功率)和延迟,我们认为最好的选择是8 t全加器。

完整的蛇是任何数字处理器的核心。在这里,我们显示的实现各种类型的蛇用MOSFET。然而最近的研究表明,Carbon-Nano-Tubes逻辑电路的潜力巨大。不仅会降低功耗,而且大幅提高速度。

承认

作者要感谢教授(博士)核磁共振Kanjilal教员,电子与通信工程系,Narula理工学院,WBUT,对于许多深刻的讨论。

引用

答:切卓卡山,r . Brodersen“低功率设计”,Kluwer学术出版社,1995年。
A . m .夏姆斯和m . A . Bayoumi“一种新型高性能CMOS比特加法器单元”,IEEE电路和系统,vol.47,不。2000年5月5日。
j·h·康和j·b·金”设计的低功耗CVSL全加器使用低振幅技术”,ICSE2004 Proc。2004年,马来西亚吉隆坡。
A . A . Khatibzadeh和k . Raahemifar全加器细胞研究和比较基于该标准的静态CMOS逻辑。”,IEEE 2004 - 2004年CCGEI CCECE,尼亚加拉大瀑布,2004年5月。
s·m·康和y Leblebici CMOS数字集成电路分析与设计”,第三版,塔塔麦格劳-希尔2003年版,页307 - 316。
A . Morgenshtein答:鱼和A·瓦格纳”Gate-Diffusion输入(GDI):低功耗数字组合电路”方法,IEEE反式。超大规模集成系统。,pp. 566-581, Oct. 2002.
Hassoune, D。弗兰德,奥康纳和j·d·Legat“ULPFA:一个新的高效的设计力量全加器”,IEEE电路和系统的i - 5438, 2008。
r·齐默尔曼和w·费希特,“低权力逻辑风格:CMOS和通过晶体管逻辑,“IEEE j .固态电路,32卷,1997年7月,pp.1079 - 90
n Weste和k . Eshraghian VLSI设计的原则,系统视角”,阅读,addison - wesley, 1993年。
n .吴壮族和h“新CMOS全加器的设计”,IEEE j .固态电路27卷,没有。5页。840 - 844年,1992年5月
美国方j . Wang, w·冯“新XOR和XNOR功能的高效设计晶体管水平”,IEEE j .固态电路,29卷,没有。7日,1994年7月,页780 - 786。
r .城东大肠约翰,和l·k·约翰,“一种新型低功率能量回收加法器单元”在Proc。大湖VLSI IEEE计算机协会。1999年2月,页380 - 383。
Bui, h·t·a·k·Al-Sheraidah和y . Wang“10-transistor完整的方案设计与分析使用小说XOR-XNOR盖茨”,ICSP2000学报》上。
下午李,c·h·许黄懿慧挂,“小说10 t条实现了GDI结构”IEEE国际集成电路研讨会上(ISIC - 2007)。
j·f·林,y . t .黄m . h .张文雄和c . c,“一种新型高速和节能10-Transistor全加器设计”,IEEE电路和系统i:普通文件,54卷,没有。2007年5月5日。
d . Radhakrishnan“低压低功耗CMOS完整的加法器,”在Proc。IEEE电路设备系统,148卷,2001年2月,19到24页。
高尔,a·库马尔·m·a . Bayoumi“Deep-Submicrometer健壮设计,节能方案设计使用Hybrid-CMOS逻辑”,IEEE 2006超大规模集成