功率效率和噪声免疫Domino逻辑宽扇大门

K。你的事迹Venkata¹,B.Lakshmi²

PG学生(VLSI),部门的ECE GVP工程学院,维萨卡帕特南,印度安得拉邦
助理教授、ECE系GVP工程学院,维萨卡帕特南,印度安得拉邦

文摘

近年来,节能是最重要的事情之一。多米诺逻辑电路就是力量有效的电路,因此它被广泛用于各种各样的数字设计中应用。但它有一个限制的低噪声免疫力和更多的泄漏电流。可以解决这个问题用门将拉下网络的晶体管来补偿泄漏电流。传统的门将domino电路降低了性能和功耗由于门将晶体管和下拉网络之间的争用。这个问题更广泛的粉丝盖茨由于大量漏水的路径连接到动态节点。本文提出了一种新技术,克服了争用问题,降低功耗和提供高噪声免疫力。模拟宽扇大门设计采用台积电180纳米技术与Vdd = 1 v 27°c和110°c使用导师图形。

关键字

Domino逻辑、动态节点、宽扇噪声免疫力。

我的介绍。

静态CMOS逻辑电路与互补NMOS下拉和PMOS打开网络用于大多数在集成电路逻辑门。静态盖茨有局限性,面积和速度特别是宽扇大门。为了克服这些问题,我们可以去伪NMOS逻辑门,这是最常见的CMOS比逻辑。下拉网络相同的静态CMOS逻辑门,但打开网络取代单一PMOS所以总是接地。伪nmos逻辑电路静态功耗的限制和弱在输出低电平。结合低功耗的优点从静态CMOS逻辑和少面积与伪nmos逻辑动态逻辑电路是由介绍时钟输入信号。动态CMOS逻辑所需的晶体管数量的风扇是n n + 2。动态电路降低了短路功耗但患有电荷共享、电荷泄漏和时钟歪斜。此外,动态电路共享同一时钟不能直接连接。这些问题是克服与domino逻辑。多米诺逻辑电路具有高扇入盖茨广泛应用由于其高的性能。 Domino logic circuit is formed by adding a static CMOS inverter to the output of dynamic CMOS logic. The idea of forming domino logic is to limit charge leakage and charge sharing by feeding back the inverting output. Major drawback of domino logic circuit is more sensitive to noise than static logic families.On the other hand, Power consumption is one of the important factor in present days especially for portable devices. One way to achieve low power is scaling down the supply voltage.As supply voltage reduces, the threshold voltage (Vth) of transistors is reduced. However lowering the threshold voltage leads to an exponential increse of subthreshold leakage current. Another way to reduce power is technology scaling. As the technology scales down to nano meters, the gate oxide thickness is scaled down. Such thin gate oxide leads to significant gate leakage current. For these reasons static power consumption i.e., leakage power dissipation has become a dominant factor for current and future technologies. Reduction of leakage current and improving noise immunity is a major concern. The most popular domino logic is the standard footerless domino logic (SFLD). In this design, PMOS keeper transistor is employed to prevent undesired discharging at the dynamic node due to the leakage current and charge sharing of the pull down network,thus improving the robustness. Keeper ratio is defined as the ratio of the current drivability of keeper transistor to the evaluation network.

W和L晶体管尺寸,μpμn洞和电子的机动性。原理图的基本标准footerless门将domino逻辑图1所示

运行domino逻辑发生在2阶段。在预先充电阶段,时钟信号在低我。e(时钟= 0)在低输入,动态节点驶进Vdd通过预先充电管理办公室设备。在评估阶段,时钟信号在高我。e(时钟= 1)取决于输入模式的动态节点保留或删除。以低,如果所有的输入或门的输出必须为零,因此动态节点必须保持高,因此办公室的门将必须留下来弥补任何漏电流引起的动态节点。如果至少一个输入高,动态节点上存储电荷必须出院。在这种情况下两个PMOS晶体管门将和下拉网络线路上同时在时间间隔从下拉网络启动时进行,直到电压达到一定高电压输出节点。门将和下拉网络之间的竞争增加门将晶体管更大。这将导致增加评估延迟电路的能耗增加和降解性能。而弱门将是增加加速transistion切换。 There is conflict requirement gives rise to tradeoff between power and performance.

二世。文献调查

几个domino技术提出了在文献中如有条件的门将domino逻辑(CKD)[2],二极管有足的domino逻辑(过程)[3],泄漏电流复制门将逻辑(LCR)[4],由当前比较domino门将控制逻辑(CKCCD)[5]和当前比较domino (CCD)[6]所示图2.1,2.2,2.3,2.4,分别。这些电路的主要目的是减少渗漏和电力消费、改善噪声免疫力,尤其是对宽扇大门。

答:有条件的门将Domino逻辑(Ckd):另一个现有泄漏宽容的技术条件是门将domino (CKD)逻辑[2]。CKD逻辑如图的示意图。条件门将多米诺逻辑电路由2门将晶体管、小门将晶体管打开预先充电阶段和大门将晶体管在评估阶段。在预先充电阶段低时钟时,打开晶体管,所以动态节点向Vdd。

评估阶段初高时钟时,小门将K1打开动态节点的状态和大门将k2关闭一段时间。这门将晶体管大小大于门将晶体管K1保持动态节点的状态评估阶段的提高电路的可靠性。然而,有条件的门将domino有一些缺陷,如提高逆变器的延迟和与非门电路提高噪声免疫力。

b .二极管有足的Domino(过程):

在二极管有足的domino逻辑[3],NMOS晶体管m1在二极管连接配置。e,门和排水终端系列评估网络连接在一起。二极管页脚晶体管可以减少子阈值泄漏电流由于叠加效应。由于评价晶体管的漏电流,有一些在二极管电压建立页脚m1在评价阶段。这种电压降使vg的晶体管的负面评价,导致子阈值指数减少泄漏。二极管页脚增加身体上电压降的影响评价晶体管也有助于减少亚阈值漏。另一方面二极管页脚晶体管m1增加门的开关阈值电压的阈值NMOS器件,因此门开关vth是2 vth。更高的开关电压结果更好的噪声免疫力。

c .漏电流复制门将(LCR)

在泄漏电流复制门将[4],电流镜电路的门将被添加到标准的页脚少domino逻辑。晶体管m1镜子在二极管电路连接配置,我。e,门的PMOS晶体管连接到下水道。通过这样的门和排水的PMOS潜在电压水平的门将。门将电压一样门将晶体管mk1外流的潜力。这个泄漏电流复制门将降低了功耗。

操作电路如下:在预先充电阶段,当钟很低,所有的输入都是在低水平,动态节点充电Vdd。在预先充电阶段,产量较低,打开门将晶体管MK2型和它作为一个短cuircuit晶体管。现在的排水MK1晶体管必须连接到动态节点和由于二极管配置的门将晶体管MK1 M1的漏极电压也在低水平的动态节点的逻辑。高压泄的M1晶体管降低了泄漏电流。通过这种方式,减少漏电功耗。

d控制门将目前比较Domino (CKCCD)

在CKCCD技术中,门将晶体管电流控制的比较domino机制。这种技术的基本思想是控制门将晶体管与当前比较,当动态节点是真正出院,门将晶体管将防止门将晶体管之间的争用,拉下网络。由于这种力量和传播延迟会减少。CKCCD figure2.4所示的示意图

漏电流降低由于叠加效应的最小电压MOS晶体管,二极管vds vg = = vtn配置是一样的。在评估阶段,当钟是我在高水平。e、CLK = ' 1 ',预先充电晶体管和M8 off.Depending输入,其他晶体管可以打开或off.First如果所有输入低电平,镜像电流大于生产泄漏电流,放电电压节点为零这降低了争用通过关闭守门员晶体管。

e .目前比较Domino逻辑(CCD):

在CCD逻辑使用打开网络(双关语)而不是下拉网络(生产)。有一个种族之间的双关语和参考电流。门将晶体管系列中添加参考电流减少功耗,当电压输出节点的电压下降到地面。

前放电阶段:在此阶段,时钟是我在低水平。e、CLK = ' 0 '和所有输入信号在高水平。动态节点的电压降至低水平的晶体管Mdis和晶体管Mpre提高高水平。因此,晶体管Mpre Mdis, Mk1 Mk2型一样,和其他transitors。然后输出电压提高到高水平。

评估阶段:当钟在高水平CLK = ' 1 ' transitors可能打开或关闭取决于输入电压。这两个国家可能可能,首先所有的输入都高,少量的电压被公认在晶体管M1由于漏电流。尽管反映泄漏电流的晶体管平方米,第二阶段的门将晶体管Mk1 Mk2型回馈这镜子泄漏电流。很明显,向上升级晶体管M1和增加镜子比增加的速度成本高噪声免疫力下降。第二,至少一个输入落在低水平,一个传导路径,找到了自己的电流和电压的节点简化为非零电压,等于饱和晶体管的栅源电压M1。这个电压一样M1的漏源电压取决于M1和目前的大小。增加在晶体管电流增加了镜像电流平方米,因此动态节点的电压被指控Vdd,收益率放电输出节点的电压,关闭主门将晶体管Mk1。由于这种争论门将和镜子晶体管是减轻。

三世。提出工作

静态评价多米诺逻辑(SEDL):

宽扇大门,大电容的动态节点速度下降严重。由于大型并行漏水的路径,能耗增加和噪声免疫力降低由于大争用。这些问题会解决静态评价多米诺逻辑。SEDL是评价网络中静态门。这个电路展示了更少的力量和非常有效的性能。大风扇或门使用SEDL图3.1所示。电路工作在2阶段。在时钟处于低水平时,预先充电阶段的动态节点费用高。NMOS晶体管处于关闭状态,在浮动,此值传递给门将晶体管。预先充电阶段的开始页脚晶体管,它可能把动态节点继续收费的地面,而是因为预先充电状态,他在动态节点电压仍然很高。

在评估阶段的开始,页脚晶体管处于关闭状态,因为延迟了。在这个时间段,它允许评估网络来执行其操作。如果任何试图拉低动态的输入节点,然后动态节点和页脚之间的电压,所以MN2晶体管打开,动态节点推倒在地上。这个设置是用来防止漏收费的评价利用叠加的效果。完成延期页脚晶体管打开之后,它使MN2转OFF.If没有输入使动态节点和页脚节点之间的路径,在评估阶段的开始页脚节点处于浮动状态。这个电压不应打开MN2晶体管,所以没有放电路径从动态节点到地面。此时此刻,在逻辑低电平输出,使门将晶体管可给其最大动态节点充电。出院后,如果动态节点如果任何输入断开其操作,此时动态节点的电压值是浮动的,正如前面提到的,打开NMOS晶体管并产生一个低弱的逻辑电平逆变器输出。

第四,仿真结果和比较

提出了电路模拟使用导师图形TSMC180nm技术在27¢110°c和一个¢°c。模拟中使用的电源电压是1 v。表1、2点显示了功耗SFLD和各种domino逻辑27°C和110°C。

提出SEDL逻辑低功耗相比SFLD逻辑。随着温度的增加功耗也增加。

提出了电路低功耗提供了更好的性能和高噪声宽容各种domino逻辑相比。

诉的结论

泄漏电流的拉下网络技术可以大大提高比例,降低电源电压特别是宽扇大门。这个收益率低噪声免疫力和更多的能源消耗。此外,不仅增加风扇延迟增加,也会增加门将晶体管和下拉争论网络。在这方面,新的domino技术叫做静态评价domino逻辑技术从而增加噪音免疫力和减少争用和功耗。现有domino技术与导师图形模拟台积电180纳米技术1 v的电源。模拟结果表明,该电路展品少功耗为8,16、32和64输入SFLD相比。

引用

k·罗伊,s . mukhopadyay h。mahmoodi泄漏宽容机制和减少泄漏技术在深亚微米CMOS电路,IEEE学报》(2003)
一个。alvandpour、.k.krishnamurthy k.soumyanath, s。y .borkar子130海里条件守门员技术,IEEE杂志固态电路32 (2002)633 - 638
h。mahmoodi和k。罗伊“二极管有足的domino:泄漏宽容高扇入动态电路的设计风格,“IEEE电路系统。我注册文件,51卷,第三,pp。495 - 503年,2004年3月。
y.lih, n。tzartzanis和砂石。沃克“动态电路漏电流饲养员”IEEE j。solic stte电路vol.42, pp48-55 jan2007
f。麦加朝圣阿里asgari m。艾哈迈迪,j。吴,低功耗高性能门将techniquefor宽扇大门,在第五届国际研讨会上进行电路与系统(ISCAS) (2007) 1625 - 1628。
F。moradi,。peiravi, h。mahmoodi,一个新的泄漏宽容高扇入盖茨:微电子国际会议上进行,突尼斯,2004年,pp.493 - 496。
peiravi m . asyaei“健壮的低泄漏控制门将当前比较domino宽扇大门,集成”VLSI j, 45卷。1 pp 22-32, 2012。
M.H.茴香酒,分子量勒姆,M.I.Almasry“节能噪音宽容动态CMOS和MTMOS技术风格,IEEE transactionvery大规模集成(VLSI)系统,vol.10,没有。2、71 - 78页,2012年。