关键字 |
| 泄漏,时钟控制,多模式功率开关,降低功耗,可重构power-gating结构。 |
介绍 |
| 随着芯片密度的增加持续沿摩尔定律,功耗正成为当代系统的一个主要问题。动态能力是解决现在的减少电源电压水平。动态能量正比于电源电压的平方。因此,电压水平较低收益率的二次减少能源消耗。进一步减少动态功率,systems-on-chip (soc)划分为若干个电压岛单独供应铁路和独特的能力特点。单独的电源管理策略(如动态电源电压缩放)可以应用在每个区域,从而进一步减少动态功率。降低供电电压水平的不利影响执行时间。为了保持系统的性能,晶体管阈值电压(Vt)降低。然而不利影响阈值电压的降低阈下的泄漏电流,从而增加成倍增长。此外,正如设备继续萎缩,通道长度缩短,栅氧化层厚度降低,增加gate-induced排水渗漏、栅氧化层隧道电流,结泄漏。 For technologies below 90 nm, leakage (static) power is so high that it is comparable in magnitude to dynamic power consumption. |
相关工作 |
| 经典的电源开关架构是图1所示(一个)。它由一个high-Vt页脚晶体管议员之间的连接的核心和地面铁路(门上的粗线表示high-Vt晶体管)。当页脚”,“正常功能的核心运营模式。当“关闭”(即。,during idle mode), the virtual ground rail (V_GND) charges to a voltage level close to the power supply and it suppresses the leakage power of the transistors of the circuit. In order to minimize the impact on circuit performance during normal operation, the footer transistor is made large enough and constitutes a strong driver. In practice, instead of using a large footer transistor (macro-switch), many small transistors (micro-switches) connected in parallel are used. In order to restore the virtual ground rail to its nominal value when the circuit transitions from the power-off mode to the active mode, the parasitic capacitance at the V_GND node has to be completely discharged through the power switches. However, the aggregate size of the power switches is not very large due to area constraints, while at the same time power switches are made of low-performing high-Vt transistors in order to minimize the leakage current. As a result, the wakeup time is usually long relative to the circuit clock rate. This limits the applicability of this technique to idle periods that are longer than the wake-up time of the circuit. Consequently, the full leakage-savings potential of this architecture is not fully exploited. To overcome this limitation, proposed the use of an intermediate power-off mode, where the virtual ground node is left charged to an intermediate voltage level. This is achieved through the use of a pMOS device connected in parallel with the nMOS footer MP , as shown in Fig. 1(b). The pMOS is turned on in the intermediate power-off mode, and the virtual ground potential is adjusted to the threshold voltage of the pMOS. Then the virtual ground node requires less time to discharge, although at the expense of less leakage reduction compared to the complete power-off mode. |
| 提示功能结构有两个中间关机模式提出了图1 (c)。它由电源开关MP,解码器,偏差发电机,这是一个模拟电路和晶体管T0−T3。使用这种结构,电源开关的触发电压议员监管四个不同的电压水平0,V1、V2, Vdd,三种权力模式相对应,即打鼾,梦,睡眠,分别和活跃。晶体管T0的栅电压调整议员在地面,因此它完全关闭电源开关。这是打鼾模式泄漏功率最小化和醒来的时间非常高(MP放电虚拟地面铁路从近Vdd地面时打开)。接下来的两种模式,即梦和睡眠,由两个阈下栅电压V1, V2, V2 (V1 < < VTH−西南,那里VTH−SW是电源开关晶体管的阈值电压MP)产生的偏见生成器和应用于门的电源开关,通过晶体管T1, T2,分别。在这两种情况下,虚拟地面被指控可能低于Vdd因此起床时间下降。然而,泄漏功率消耗增加打鼾模式相比,但仍远低于活跃的泄漏电流模式。通过打开晶体管T3,栅电压级别被设置为Vdd和投入活跃的核心模式。 |
建议的体系结构 |
多模POWER-GATING架构 |
| 它由主电源开关晶体管的议员和两个小晶体管M0、M1,每个对应一个中间断电模式(M0对应于梦想模式和M1对应于睡眠模式)。晶体管议员high-Vt晶体管,它仍然只在活动模式。晶体管M0、M1是打开小low-Vt晶体管只在相应的停车模式。各种操作模式如下。 |
| 活跃的模式:晶体管MP, M0、M1。 |
| 打鼾模式:晶体管议员,M0、M1如图2所示(一个)。在这种情况下,泄漏电流的核心,我Lcore,等于总泄漏电流流经晶体管M0、M1,议员(我Lcore =我LM1 LM0 + + ILMP),这是非常小的。因此,电压水平V_GND接近Vdd和电路消耗的能量可以忽略不计,但起床时间是高。 |
| 梦想模式:晶体管M0和晶体管上议员和M1是如图2所示(b)。电流流经晶体管M0(因此总电流通过M0、M1,和MP)增加因为M0(我LM0 IM0 >)。IM0的确切值的大小取决于晶体管M0,它集虚拟地面节点电压水平低于Vdd(即。,VV_GND < Vdd)。因此,静态功耗消耗的核心是高于打鼾模式和起床时间较少。 |
| 睡眠模式:晶体管M1是议员,M0了如图2所示(c)。晶体管M1比M0大纵横比(WM1 / LM1 > WM0 / LM0),总电流通过M0、M1,议员增加更多当M1(注意IM1 > IM0)。因此,虚拟地面节点的电压电平比梦想模式,从而进一步降低起床时间减少为代价增加能耗。 |
可重构体系结构 |
| 表现出非常大的宽容过程变化提出的体系结构。然而,对于需要更高的宽容过程变化的情况中,我们提出了可重构结构见图3。每个M0、M1晶体管取代了晶体管的三联体(M−0, M0, M + 0)、(M−1, M1, M + 1),分别。M0、M1纵横比的计算分析在前面的小节。的纵横比(M−0 M + 0)、(M−1 M + 1)选择的长宽比接近M0、M1,分别。 |
| 可重构体系结构低成本由于其简单性和体积小的晶体管M0、M1。更高的宽容过程变化的可重构结构可以很容易地扩展到容纳超过三个晶体管每组模式。n对晶体管的纵横比α1%转移,α2%,。,αn %上方和下方的名义价值比例将用于每组(α1 <α2 < <αn···)。可重构结构可以进一步降低的成本,如果我们利用这种结构的相似性的结构主电源开关。如图4所示,主电源开关是由许多微型开关并联连接。我们可以利用这些晶体管(已经存在于设计)嵌入到主电源开关架构提出的体系结构。具体来说,我们选择一个合适的子集这些微型开关,我们的大小根据III-B节中提出的设计方法。这些开关是显示在图4 M + 0, M0, M−0, M + 1, M1, M 1。(注意,更多的微型开关可以配置相应的实现更多的停车模式和/或提供更高数量的冗余)。 During the active mode of operation, these switches are turned on, similar to the rest of the microswitches (i.e., they play the role of the main power switch at this mode). However, during the power-off mode they are controlled separately from the rest of the switches and they are separately turned-off or turned-on based on the programmable selection and the power-off mode applied. Using this technique, no additional power switches are needed for implementing the reconfigurable architecture and thus its cost is considerably reduced. |
| 例如,在图5中我们提出一个这样的情况设计方法取得了以下结果:WM0 = 10×Wmin WM1 = 15×Wmin。注意Wmin是技术和允许的最小宽度也LM0 = LM1 = Lmin。每个n1、n2, n3,。晶体管有最小大小Wmin Lmin。打开所有的10个晶体管n1、n2,。期间,n10批关机模式,我们实现一个类似的功能,打开电源开关M0 (n1的总宽度,。。n10等于晶体管的宽度M0)。打开所有的15个晶体管n1、n2,。n15批B,我们实现一个类似的功能,打开电源开关M1(他们总宽度等于晶体管M1)的宽度。这种结构的重构性提供了通过添加更多的晶体管并联(但,不行了,n17。),以及通过调整晶体管的数量参与每一批,b。例如,对于M0,α=±10%的价值意味着另一个或少一个晶体管倪应该在关机模式即打开。,一批由9或11晶体管(注意,W + M0 = WM0 + 0.1·WM0 = 11×Wmin和W−M0 = WM0−0.1·WM0 = 9×Wmin)。 The same can be done for batch B. This is an alternative way to shift the width of the M0 and M1 transistors by ±α%. |
| 泄漏功率消耗在断电模式的核心和power-gating逻辑两个架构。三种关机模式,即。,sleep, dream, and snore, which require 3, 5, and 8 wake-up cycles and the clock frequency is taken to be 1 GHz. The y-axis shows the leakage power consumed in three parts: i.e., the static power consumed by the core, the static power consumed by the proposed scheme, and the additional static power consumed by the scheme proposed in.The total power consumed by the scheme proposed in is the sum of the two topmost parts of each bar. Both architectures provide a tradeoff between the wake-up time and the static power reduction. However, the proposed scheme is more effective than that in [42] in reducing the total static power for the same number of wake-up cycles. The logic core consumes the same static power at each power-off mode in both schemes because the voltage level at the virtual ground node is the same for both architectures. Specifically, for both schemes the reduction of the static power of the core is equal to 89.9%, 92%, and 92.9% in the sleep, dream, and snore modes, respectively. The difference in static power reported in Fig. 6 at each power-off mode is mainly attributed to the proposed scheme. Note that the bias generator has an always-on path from the power supply to the ground, which consumes increased power even in the snore and active modes where the bias generator is not used. In contrast, transistors M0 and M1 of the proposed scheme consume negligible static power during the snore mode, as shown in the rightmost bar in Fig. 6, as well as during the active mode. |
实验结果和比较 |
| 实验结果不同模式的能耗利用仿真软件如下所示。结果表明,提出的设计和现有技术相比功耗更小。 |
结论 |
| 我们描述一个新的power-gating方案,提供多个关机模式。提出的设计提供了简单的优势和需要最低设计工作。大量的仿真结果表明,与最近power-gating方法相比,该设计是健壮的过程变化是可伸缩的两个以上的定时关机模式。此外,它需要很少的面积和消耗更少的电能比之前的设计。最后,可以使用此方法的可重构版本增加的可制造性和鲁棒性,提出了设计与更大的技术过程变化。 |
数据乍一看 |
 |
 |
 |
 |
 |
| 图1 |
图2 |
图3 |
图4 |
图5 |
 |
 |
 |
 |
| 图6 |
图7 |
图8 |
图9 |
|
引用 |
- 静态功耗减少使用Variation-Tolerant和可重构多模功率开关Zhaobo张学生会员,IEEEXrysovalantisKavousianos,会员,IEEEKrishnenduChakrabarty,的家伙,IEEEYiorgosTsiatouhas,会员,IEEE,IEEE超大规模集成电路(vlsi)系统,22卷,没有。2014年1月1日
- d马屁精,p . Zuchowski t . Bednar d .健壮,s·古尔德和j·科恩,“管理权力和性能对系统芯片上设计使用电压岛”Proc, IEEE / ACM Int。Conf。第一版。辅助设计,2002年11月,页195 - 202。
- r·普里d, l·斯多克,“与灵活的电压岛,减少权力”Proc, IEEE Int。电脑。电路系统。2005年5月,页21 - 24日。
- r·普里·l·斯多克,j·科恩,d, d, d·西尔维斯特·a·斯利瓦斯塔瓦和s . Kulkarni“推动电力信封,ASIC性能”Proc。设计奥特曼。相依。2003年6月,第788 - 793页。
- k·罗伊、美国Mukhopadhyay和h . MahmoodiMeimand”泄漏电流机制和减少泄漏技术deepsubmicrometerCMOS电路,”Proc。IEEE,卷91,不。2,第327 - 305页,2003年2月。
- 美国Idgunji”,案例研究基于低功耗MTCMOS ARM926 SoC:设计、分析和测试的挑战,”Proc, IEEE Int。测试配置。2007年10月,页1 - 10。
- a . Abdollahi f . Fallah, m . Pedram“漏电流降低CMOS VLSI电路由输入矢量控制,”IEEE反式。非常大的中国规模。(VLSI)系统。12卷,没有。2,第154 - 140页,2004年2月。
- y Alkabani, t·梅西,f .高级和m . Potkonjak”输入向量控制post-silicon泄漏电流最小化的制造变化,”Proc。45 ACM和IEEE设计奥特曼。相依。2008年6月,第606 - 609页。
- k金,Y.-B。金、m . Choi和n公园,“漏最小化技术为纳米级CMOS集成电路,IEEE Des。测试第一版。,24卷,不。4,第330 - 322页,2007年7月。
|
菜单
