基于脚踏逻辑的双动态节点脉冲混合触发器功率优化

Indumathi。M . A.Jeena Thankachan

M.E，印度Maduranthakam Karpaga Vinayaga工程技术学院VLSI设计系
印度Maduranthakam Karpaga Vinayaga工程技术学院ECE系助理教授

摘要

设计了一种基于DDFF的双动态节点混合触发器(DDFF)和低功耗4/5计数器。提出的设计通过采用分裂动态节点结构来分别驱动输出上拉和下拉晶体管，消除了几种最先进设计中存在于预充电节点中的大电容。与power PC 603触发器和半动态触发器等传统触发器相比，DDFF的功耗降低高达62%和48%。DDFF-ELM的目的是减少管道开销。它提出了一种面积、功率和速度有效的方法，将复杂的逻辑功能集成到触发器中。在90纳米UMC工艺中进行的性能比较显示，与半动态触发器相比，功耗降低了48%，速度性能没有下降。比较了不同设计方案的漏功率和延时变化。脚逻辑用于降低电路中的功率。采用足式逻辑实现了高效的功耗降低，两个计数器采用单一设计，称为低功耗4/5计数器。

关键字

低功耗，漏电流，双动态触发器，高速度，脚踏逻辑。

我的介绍。

功耗在超大规模集成电路设计中起着重要的作用。在同步系统中，采用先进的流水线技术实现了高速度。在现代的深管道架构中，进一步提高速度需要更低的管道开销。此开销是与管道元素(如触发器和锁存器)相关的延迟。

本文介绍了一种新的双动态节点混合触发器(DDFF)和基于DDFF的低功耗4/5计数器。提出的设计通过采用分裂动态节点结构分别驱动输出上拉和下拉晶体管，消除了几种最先进设计中存在于预充电节点中的大电容。

与power PC 603触发器和半动态触发器等传统触发器相比，DDFF的功耗降低高达62%和48%。DDFF-ELM的目的是减少管道开销。它提出了一种面积、功率和速度有效的方法，将复杂的逻辑功能集成到触发器中。在90纳米UMC工艺中进行的性能比较显示，与半动态触发器相比，功耗降低了48%，速度性能没有下降。

2相关工作

A.半动态触发器(SDFF)

半动态触发器是最快的经典混合结构。它们是纯动态设计和伪动态设计，具有内部预充结构和静态输出。动态前端和静态输出。

缺点

•冗余数据转换，

•由于时钟大，预充电容大，功耗不高;

•高功耗器件;

•面积也很高。

B.交叉电荷控制触发器(XCFF)

一种低功耗高速触发器，称为交叉电荷控制触发器(XCFF)。它有两个动态节点分别驱动输出晶体管。XCFF的最小功率延迟积比CMOS触发器小48%，比半动态触发器(SDFF)小20%。缺点是嵌入复杂功能时电荷共享不可控。

C.条件数据映射触发器(CDMFF)

一种新的低功耗高性能触发器，即条件数据映射触发器(CDMFFs)，通过将其输入映射到消除冗余内部转换的配置来降低其动态功率。条件数据映射触发器(CDMFF)是一种最有效的触发器，它使用输出反馈结构有条件地将数据馈送到触发器。当预测到冗余事件时，这消除了不必要的转换，从而降低了总体功耗

D.电源PC 603触发器

powerpc603是最高效的经典静态结构之一。powerpc603是基于主从锁存的。它们消耗相对较低的功率，并且具有较低的时钟到输出(CLK-Q)延迟。在同步系统中，与锁存元件相关的延迟开销由数据到输出(D-Q)延迟而不是CLK-Q延迟表示。它具有低功耗保持器结构和低延迟直通路的优点。大数据在设置时间大时输出延迟的缺点。

E.双动态触发器(DDFF)

在DDFF体系结构中，节点X1是伪动态的，由一个弱逆变器充当守门员，而与XCFF相比，在新体系结构中，节点dex2是纯动态的。在前端提供了无条件关闭机制，而不是XCFF中的条件关闭机制。触发器的操作可分为两个阶段:

1)评价阶段，即CLK较高时

2)预充阶段，此时CLK较低。

评估阶段

Ã¯Â©Â当Clk=1, D=1, x1放电时，切换INV1-2(对)和X1B=1 & QB放电QB=0&Q=1。

Ã¯Â©Â ' X1=0将在整个评估阶段保持不变。

Ã¯Â©Â ' Clk=0->1 and D=0 X1=1 X2=0, QB=1 &Q=0。

预先充电阶段

Ã¯Â©Â ' CLK =0 and D=1 X1=1，将INV1-2状态切换为inactive状态。它动态地存储电荷。

Ã¯Â©Â’QB保持原来的状态QB=0, Q=1。

Ã¯Â©Â CLK =0,D=0，则保持原状态Q=0, QB=1。

3提出工作

A.脚踏逻辑

电路中引入了一个NMOS晶体管，其栅极被漏极短路，并连接到NMOS(前)时钟晶体管的源端。NMOS晶体管的源与栅极相连。当输入低时，动态节点始终高，无论运行阶段如何，输出都保持低。

B.高速4by5分治计数器

大多数除以128/129双模预分频器包括一个同步的除以4 × 5计数器作为第一级(高频)，然后是一个切换触发器链(tff)，它形成一个异步的除以32计数器作为第二(低频)级。预分频器的工作速度主要受- 4/5计数器速度的限制。

电路中有一个时钟预处理器(CP)和两个tff。时钟预处理器由前面的“半transparentÃ¢Â Â°(HT)寄存器”和后面的多米诺CMOS逻辑组成。在其寄存器模式下的HT寄存器(具有“0Ã™Â™Â™”输入)非常快，几乎需要一个逆变器延迟。在其透明模式下(具有“1Ã¢Â¢Â°”输入)，反向数据直接返回到预充电阶段的输入(变为“0Ã¢Â¢Â°”)，以便允许输出信号延迟输入信号的一段时间。如果MC设置为“OÃ¢Â´Â´”，则MCx始终为“lÃ¢Â´Â´”，此多米诺骨牌门用作两级逆变器的缓冲级，并直接将信号传输到下一级(TFF)。HT寄存器的状态不受影响，因为它的输入CKx是时钟信号id的逆。

(i) 4分电路(mc = 0)波形

(ii) 5分频电路(mc = 1)波形

四、仿真结果

该计数器由1个2*1 MUX、1个2输入NAND门、1个2输入NOR门和3个电源触发器组成。该计数器的优点是为两个计数器提出了一个单一的设计。4by5计数器基于异步计数器，它不需要每个单独的触发器都有时钟脉冲。在异步计数器通信中，数据可以传输，而不是在稳定的蒸汽中传输。

当在4by5计数器(4个计数器)中使用脚逻辑电源pc触发器时，功率降低至87%。当在4by5计数器(5计数器)中使用脚逻辑电源pc触发器时，功率降低至82%。双动态触发器的功耗较好，因此采用所提出的双动态触发器设计4by5计数器是值得考虑的。当mc信号为0时，我们计算4by5计数器的功率，使计数器充当4计数器，然后当mc信号为1时，计数器充当5计数器。

上表给出了各种触发器和脚逻辑触发器产生的总功率比较表。结果表明，采用双动态触发器设计的4by5计数器具有较低的功耗。

诉的结论

设计了一种新型低功耗DDFF和低功耗4by5计数器。所提出的DDFF消除了XCFF中存在的冗余功耗。将所提出的触发器与具有foot逻辑的传统触发器进行比较，结果表明该触发器具有较低的功耗和相当的速度性能。高速预分频器采用了一种新的无通道门4by5分频电路。实验结果表明，该预分频器工作频率可达1.1 GHz，功耗低。采用二极管脚的多米诺骨牌电路设计风格，与传统的多米诺骨牌电路相比，该技术具有耐漏性，实现了高性能和低功耗，适用于微缩CMOS技术。使用低功耗技术，如足部二极管和MTCMOS降低功率。采用双动态触发器的4/5计数器产生的功率在4个计数器和5个计数器时分别降低了38%和54%。

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