在XILINX RISC系统设计

迪帕克·库马尔¹,K.Anusudha²

M.Tech。本地治里大学电子工程的学生,部门Puducherry
助理教授,电子工程部门,本地治里大学,Puducherry

文摘

介绍了精简指令集计算机(RISC)系统使用硬件描述语言(VHDL)和FPGA系统的结果进行了分析。介绍RISC处理器设计实现,或者,NAND闪存,而且,XOR, XNOR,加、减、增量、减量等操作。20位RISC系统具有较高的通用寄存器(GPR)正交性和外围设备通过一个串行总线进行通信。

关键字

算术逻辑单元(ALU),控制单元(CU),通用寄存器(GPR),程序计数器(PC)指令寄存器(IR)、精简指令集计算机(RISC)。

介绍

RISC-The IBM公司是第一个定义RISC(精简指令集计算机)体系结构在1970年代。这项研究是由加州大学伯克利分校和斯坦福大学的进一步发展提供基本的架构模型。

RISC可以被描述为一种哲学有三个基本层次:

所有的指令都将执行在一个循环。

记忆只会访问通过加载和存储指令。

所有执行单位将天生没有微代码。

精简指令集计算机(RISC)策略的基础上,洞察简化指令可以提供更高的性能,如果这种简单性使得每条指令的执行速度更快。它使用更少的指令简单结构,因此他们可以执行更快的CPU,而无需使用内存内。[2]

指令集是硬件一个¢语言的软件告诉处理器做什么。令人惊讶的是,减少指令集的大小,消除特定指令基于仔细的定量分析,并要求这些很少,使用指示模拟软件可以导致更高的性能。有几个原因的一些用途的空间:

额外的寄存器。

片上缓存定时处理器一样快。

超标量体系结构的额外功能单元执行。

增加管道深度。

分支预测。

空出的芯片可以使用的方式加速更常用指令的性能。

变得更容易优化设计。

这是一个类型的微处理器体系结构,利用小,高度优化的指令集。它是用来执行少数类型的计算机指令,以便它可以运行在更高的速度。

RISC处理器的主要特点是加载/存储设计几个寻址模式,固定大小指令,指令格式,几个操作数的大小,使用更多的寄存器,单独的内存操作,更好的编译,很多指令,直接访问内存,可变长度指令编码和流水线可以很容易实现。[5]

基本理念是指令处理部分:

获取指令。

得到的参数

执行的操作

回复结果

它有能力每周期执行一条指令。这是通过重叠fetch,两个或三个指令的解码和执行阶段通过使用一个过程称为流水线。RISC提供更高的性能计算,因为小需要的外部获取,也需要大量处理器时间,因为天生的指令实现[5]。

FPGA(现场可编程门阵列。概念上它可以被认为是一组可配置逻辑块(CLBs),可以通过一个庞大的国际米兰连接在一起的连接矩阵,形成复杂的数字电路。它是一个集成电路设计配置后由客户或设计师manufacturing-hence“fieldprogrammable”。指定的FPGA配置通常是使用硬件描述语言(HDL)。fpga包含可编程逻辑组件称为“逻辑块”,和一个层次结构的可重构互联,使块连接在一起”有点像许多逻辑门能够inter-wired在不同配置。[6]

FPGA是——的主要特征

简单的可编程逻辑块。

创新的逻辑结构。

更大的逻辑功能建立了许多逻辑块通过连接在一起。

大规模可编程的互联。

丰富的功能集,包括高性能DSP模块和芯片上的记忆。

数字电路的fpga的快速原型技术是完美的

高速I / O引脚和外部存储器接口。

CLBs——它代表了可配置逻辑块。它提供的功能元素来实现大部分的逻辑门。

输入/输出模块,它提供了包针之间的接口和内部逻辑。

迟延锁定环(dll)——这是用于分发时钟和适当补偿的延误。

阻止了公羊——每个内存有4096位。

纸是有组织的方式提出的第二部分解释了Risc体系结构,第三部分解释指令格式,第六节解释指令集;第七部分显示了不同的输入仿真结果。最后,第八部分总结了纸。

提出了RISC体系结构

RISC体系结构的系统是图1所示。它包括内存、指令缓存数据缓存,标准处理器和可配置的阵列。

RISC包括:该系统可以分为几个州如图1所示。每个状态描述当前操作或过程被执行的CPU和描述在一个硬件描述语言(VHDL)模块。每个模块是通过单个高层模块连接。高层模块是显示在图1。这个系统是计算机系统中的硬件执行计算机程序指令的执行基本的算术,逻辑,系统的输入/输出操作。

注册组(RS):在这个信息编码、存储和检索。这个系统包含以下寄存器的RS:

一个¯·IR -持有当前指令。

¯·PC——拥有下一个指令的地址。

一个¯·负载——持有数据从内存加载。

¯·商店——持有数据被存储到内存中。

一个¯·SR -当一个操作涉及两个操作数,更新状态信号。SR也可以作为操作数的算术和逻辑操作。

一个¯·GPR [x]长到64可以使用GPRs在此体系结构中。

所有的GPRs和SR可以用在任何操作除了加载和存储指令。只有GPR可以用于加载和存储。

指令取出机:本机从外部存储器中取一条指令,完成取指令周期的这台机器信号解码指令的译码器。这台机器利用3-bit upcounter积极低重置。CPU变化状态和开始解码指令。

解码器:取指令周期的完成后,指令解码。译码器读取位3下降到0的红外光谱、决定的十六个CPU需要执行操作,和信号的下一个州开始其操作。

移动机:移动机器控制所有登记运动。最基本的这些运动的运动是探地雷达数据从一个到另一个探地雷达。在完成的运动数据,获取一个新的指令。

算术逻辑单元:ALU对数据执行算术和逻辑操作。数据来自两个GPRs和搬到ALU。结果存储在一个探地雷达。操作涉及到一个操作数,GPR可以指定存储结果。ALU支持二进制补码数据。

指令集

处理器和4位操作码允许指令执行各种操作,如,或者,nand闪存,而且,xor, xnor,加、减、不是,增量、减量,等等。每个操作码都有特定的处理器操作;RISC 4比特操作码,可以执行16个不同的操作。表2显示了RISC处理器的指令集。

表二世

指令集

指令格式

RISC的20位处理器,以便每条指令的值是20位。每条指令解码通过内部解码器和RISC机器从内存中取一条指令。在这两个8位RISC指令作为输入即。8位x和y 8位和0到3位是指令的操作码的执行操作。表没有。1shown the input instruction format.[5]

仿真与结果

RISC处理器模拟使用Xilinx ISE 13.2版。仿真结果如图。顶块RISC是图2所示;模拟行为模型图3所示;模拟试验台的操作码所示图4;输出或门,门和与非门图五所示;输出或非门、XOR门和XNOR门图7所示;输出添加操作和减去操作图7所示。

oper_x的价值是00100000和data_x是00000000;Oper_y 00000000 data_y是00001001,0000的指令,或操作的输出结果是00001001。

oper_x的价值是00100000和data_x是00001001;Oper_y 00000000 data_y是00000101,0001的指令,和操作的输出结果是00000001。

oper_x的价值是01000000和data_x是00000101;Oper_y 00000000 data_y是00000101,0010年的指令是与非,对与非运算输出的结果是11111010。

oper_x的价值是00000110和data_x是00000000;Oper_y 00000010 data_y是00001000,0011年的指令也没有,也没有操作的输出结果是11110111。

oper_x的价值是00100000和data_x是00000000;Oper_y 00000010 data_y是00000101,0100年的指令是XOR, XOR运算输出结果是00000101。

oper_x的价值是00010000和data_x是00000000;Oper_y 00000010 data_y是00001000,0101是XNOR说明书,XNOR操作的输出结果是11110111。

oper_x的价值是00001000和data_x是00000000;Oper_y 00011010 data_y是00000001,0110年的指令是x + y, x + y操作输出的结果是00000001。

oper_x的价值是00001100和data_x是00000000;Oper_y 00001100 data_y是00000000,0110 x - y的指令,为x + y操作的输出结果是00000000.的结论

结论

设计已经实现,容易在Xilinx ISE设计套件13.2窗口视为波形。处理器设计和在Xilinx斯巴达2 e FPGA硬件实现。设计已经通过使用硬件描述语言(VHDL)和ModelSim仿真。Digilent斯巴达2 e发展局已被用于硬件部分。本文提出了一个小和容易理解的处理器使用硬件描述语言(VHDL)开发。它在一个时钟周期内执行所有的指令,包括跳跃,返回从子程序和外部访问。这个处理器的汇编程序的宏,本机指令集扩展到促进低级编程。

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