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国际先进研究期刊》的研究在电子、电子、仪表工程

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测试图案发生器(TPG)低功耗逻辑建自测试(BIST)

萨比尔侯赛因1K莲花Priya2
  1. ECE Asst.Prof,部门,乔丹工程与技术学院Osmania大学,海得拉巴,印度
  2. 大学副教授,ECE的部门,工程JNTUK Vizianagaram,印度
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文摘

本文研究提出了一个逻辑阿拉伯学者利用线性反馈移位寄存器(LFSR)生成低功率测试模式;它减少了数量的转换的输入被测电路使用交换技术。设计架构是用Verilog HDL编程和模拟使用抑扬顿挫的EDA工具180纳米技术和提出的设计提供了更好的性能功耗比标准LFSR。

关键字
低功率、测试模式生成线性反馈移位寄存器,逻辑内建自测试

介绍
VLSI中的主要挑战领域性能、成本、功耗是由于开关即电力消耗测试,由于短路电流和充电负荷区域,可靠性和权力。便携式计算设备和通信系统的需求正在迅速增加。应用程序需要低功耗超大规模集成电路。在测试模式功耗比在正常模式下多出200%。因此优化权力的重要方面在测试过程中[1]。
功耗是一个具有挑战性的问题对于今天的芯片系统(soc)设计和测试。的功耗CMOS技术是静态或动态。静态功耗主要是由于泄漏电流和贡献的总功耗非常小。功耗的主要因素是动态功率消耗,当电路节点开关从0到1。在切换过程中,功率消耗是由于负载的短路电流和充电电流之间是由方程。
Pavg =αT.Cload.Vdd.fclk
在那里;αT大门的开关活动因素。Cload代表总负载电容。
Vdd的电源电压fclk代表了工作频率。
αT平均功率成正比。的功耗测试期间可以减少通过控制开关活动和负载电容的动态功耗导致总功耗,以上方程动态功率取决于三个参数:电源电压、时钟频率和交换活动。减少动态功耗通过只使用两个参数的电路性能。但使用开关功率降低活动并不降低电路的性能。功耗测试过程中是最重要的问题之一[2]
最新的半导体技术的进步导致了晶体管晶体管尺寸缩放,允许大量的设备组装在一个芯片上。高集成了功耗。除了不断增加利用便携式计算设备和通信系统要求低功耗的超大规模集成电路[3]。
在测试模式下系统的功耗比在正常模式。低连续测试向量之间的相关性(例如在伪随机模式)增加交换活动,最终电路的功耗。同样发生在应用低相关模式扫描链。增加交换活动scanchain结果扫描链中增加功耗和组合块。额外的功率(平均或峰值)可能会导致问题,如瞬时功率激增导致电路损坏,形成热点困难性能验证和减少产品的产量和终身[4]。

之前的工作
深入研究一直致力于开发技术和算法减少平均功率消耗在不同级别的抽象。
系统级分区和调度这一技术在[5]提出由一个分布式阿拉伯学者控制方案,简化了ICs BIST架构复杂,尤其是在更高水平的测试活动。这种方法可以安排每个阿拉伯学者元素的执行保持指定的限制下的功耗。该方法[6]的目标平均功耗电路在正常操作;他们不关心测试期间的平均功耗。[7]中提出的方法使用随机单输入变化(RISC)测试生成,用于生成低功率测试模式。在这种方法中,功耗降低,但额外的成本在19%和13%之间。另一种方法是在[8]提出这种方法提出了一种低过渡LFSR阿拉伯学者应用程序。这减少了平均和峰值功率电路的测试。在[9]方法故障模型和测试生成算法选择,然后测试模式生成获取故障覆盖率的渴望。
在本文中,我们提出了低功耗BIST结构,灵感来自于预先计算架构[10],特别是适合当采用伪随机测试生成。因为每个向量应用到被测电路(削减)消耗的力量,我们的架构背后的基本原理是适用于减少达到所需的最小数量的测试向量(FC)所需的故障覆盖率。我们提出一种算法来过滤测试向量来自给定测试图案发生器(TPG)由低功率测试模式,减少了转换的数量的输入被测电路使用一些交换技术和合成中提取能量。此体系结构有效地降低了电路的输入转换活动,降低平均功耗测试应用程序。实验结果进行逻辑加法器电路显示降低平均功耗测试期间25.11%的硬件开销可以忽略不计。本文的其余部分组织如下:第三和第四部分描述阿拉伯学者架构和标准LFSR和V和VI部分描述我们低功率LFSR和它的属性,而剩下的部分报道一些实验结果。最后,第八部分吸引了一些结论。

体系结构
阿拉伯学者基本上是一样的离线测试使用吃测试图案发生器和测试响应分析仪芯片上的电路(而不是设备)。设备电路所取代,所以很明显,压缩的实现测试图案发生器和响应分析仪设计[11]。阿拉伯学者的基本架构如图1所示
硬件测试图案发生器:此模块生成所需的测试模式使断层和传播效果的输出(减少)。随着测试图案发生器电路(不是设备)它的面积是有限的。那么存储和生成测试模式生成得到的[1 - 3]算法在减少使用硬件测试图案发生器是不可取的。换句话说,测试图案发生器不能获得的一份记忆,所有测试模式运行测试生成算法(或随机模式生成算法)减少存储和应用在执行期间的阿拉伯学者[2]。相反,测试图案发生器是一种寄存器生成随机模式作为测试模式。寄存器的重点设计还较低区域生成尽可能多的不同的模式(从0到2 n, n如果有拖鞋在寄存器)。输入多路复用器:这多路复用器是允许正常操作时输入电路和测试输入模式发生器阿拉伯学者时执行。多路复用器的控制输入是由中央控制器进行测试。输出响应压缩机:输出响应夯实进行有损压缩输出的减少(在这里我们使用一半加法器来测试)。在离线的情况下测试,在阿拉伯学者削减的输出是与预期响应(称为黄金签名)。 If CUT output does not match the expected response, fault is detected. Similar to the situation for test pattern generator, expected output responses cannot be stored explicitly in a memory and compared with the responses of the CUT.
只读存储器(ROM):商店的金色签名,需要与压实切的回应。
比较器:硬件比较压缩减少响应和金色的签名(ROM)。
测试控制器:电路控制阿拉伯学者。每当一个IC驱动(信号开始阿拉伯学者做出了积极)测试控制器阿拉伯学者过程开始。测试结束后,状态栏是由高如果发现故障。后,控制器通过多路复用器连接正常输入减少,从而使它准备好操作。在模块上面所讨论的,最重要的是硬件测试图案发生器(LFSR)。其他的是标准的数字块。在接下来的两个部分中我们将讨论这一块的细节。
图像

提出了低功率LFSR
该低功率LFSR技术使用交换技术来降低峰值功率。通过连接多路复用器的LFSR登记。转换的数量减少,细胞下位交换。转换的数量在每个寄存器在LFSR应用一些交换技术这两个细胞在一个nbit LFSR[3]被认为是相邻的,如果一个单元格提要的输出(即直接输入第二。,没有一个干预XOR门)。每个单元的最大长度n-stage LFSR(内部或外部)将产生一个数转换等于2 n - 1经过一系列2 n个时钟周期。1和0的序列,紧随其后的是一个比特位置的最大长度LFSR通常被称为一个m序列。中的每个位LFSR将遵循相同的m序列one-time-step延迟。生成的m序列长度n有周期性的LFSR 2 n - 1。它是一个著名的标准属性的m序列长度为n的运行总数连续出现相同的二进制数字是2 n - 1。每次运行的开始有一个在0和1之间的过渡。因此,每个阶段的过渡的总数LFSR是2 n - 1。
LFSR的功能解释c1在下一个状态是由“与cn c1 xor”在当下的状态。重要的是要注意,25%的总体储蓄并不是平均分布在多路复用器的输出。这是因为c1的价值在目前的状态会影响c2的价值和自己的下一个状态的价值(c2(下)= c1 andc1(下)=“c1 xor cn”)。分裂图的另一个,我们看到转换救了O2的总数是50%。
这种类型的LFSR结构修改应用相邻位之间的交换。最后一点是选择线的交换过程;如果最后一点是0,那么交换执行,否则,不会发生任何改变。证明是BS-LFSR减少了输入电路的切换活动下测试约25%。图2说明了这种类型的LFSR [12]
图像

低功率LFSR的属性
有一些重要特性的LP-LFSR它相当于传统LFSR。最重要的属性BS-LFSR以下。
LP-LFSR生成相同数量的0和1的输出多工器后交换两个相邻细胞[8]。因此,拥有一个0或1的概率在扫描链的某些细胞应用测试向量相等。因此,提出设计保留任何随机TPG的一个重要特性。此外,多路复用器的输出取决于LFSR的三种不同的细胞,每个都包含一个伪随机值。因此,输出的期望值也可以被认为是一个伪随机值。
如果LP-LFSR用于生成测试BIST测试每-时钟或模式的主要输入scanbased时序电路(假设它们是直接访问)如图3所示,然后再考虑,c1将交换c2和c3与c4。,cn-2所根据的cn值与选择的多路复用器。在这种情况下,我们有相同的详尽的测试向量,将传统LFSR生成的,但他们的顺序会有所不同和整体转换的主要输入减少将降低26%。不同的过渡LFSR和LPLFSR的价值观。

实验结果
验证该方法的有效性,我们选择传统LFSR技术比较,仿真和综合进行节奏SimVision和节奏RTL编译器GPDK 180纳米CMOS使用图书馆。
在我们的实验我们使用LFSR和LP-LFSR的多项式。测试模式生成使用LFSR用verilog HDL编写程序。当我们使用16位逻辑加法器电路测试下。图3和图4显示了仿真结果的标准分别LFSR和LP-LFSR图5和6显示了RTL示意图和权力报告提取节奏RTL编译器。

一个。标准使用SimVision LFSR模拟
图像

C。功率计算使用节奏RTL编译器
图像

能耗比较
表2显示了比较实验结果的测试功耗的方法。表我的列是指测试功耗与标准LFSR电路。它可以发现LFSR电路消耗16.29 mw (16298.971 nw)测试力量,LP-LFSR电路consumes12.20mw (12205.045 nw)在测试期间测试功率提高26%的功耗。
图像

结论
本文提出了一种低功率LFSR逻辑架构建立在自我测试。这是一般,可以应用于几乎所有测试图案发生器。我们的方法是基于交换邻位双取决于最后一点的状态值。执行交换如果伪随机模式的最后一点是0,这是保持不变,如果最后一点是0。大量即27.48%的动态节能是在这项技术的帮助下实现。后添加静态(或泄漏)的权力,我们得到了净功率和净节电25.11%。

引用
  1. Prathyusha Nayineni,”栏目Masthan Jayamukhi。“权力优化使用低功耗BIST电路LFSR”,国际计算机趋势和技术杂志》卷2 Issue2 - 2011
  2. Manish j patel nehal parmar。vishwas chaudhari。,“design and implementation of logic-bist architecture for i2c Slave vlsi asic design using verilog”, Journal of Information, Knowledge and Research in Electronics and Communication Engineering, ISSN: 0975 – 6779| nov 12 to oct 13 | volume – 02, issue – 02.
  3. Lung-Jen Lee1, Wang-Dauh Tseng Rung-Bin林和Chi-Wei。,“Deterministic Built-in Self-Test Using Multiple Linear Feedback Shift Registers for Low-Power Scan Testing”, 2009 Asian Test Symposium.
  4. Balwinder辛格阿伦•斯拉Sukhleen Bindra VLSI与嵌入式系统设计,“权力优化线性反馈ShiftRegister (LFSR)低功耗BIST”, 2009年IEEE国际预先计算会议(2009年国际)邦,印度,2009年3月6日至7日。
  5. Sunghoon春,Taejin金和Sungho康”,一个新的低能量阿拉伯学者使用统计代码”,设计自动化会议,2008。ASPDAC 2008。亚洲和南太平洋。
  6. 一个。年代Abu-Issa和年代。F奎格利”Bit-swapping LFSR低功耗BIST”,电子信件,3月13日,2008年
  7. Seongmoon王,Sandeep K。Gupta,“BS-LFSR:阿拉伯学者TPG低转换活动,IEEE集成电路与系统的计算机辅助设计,7日,7月,2002年。
  8. 穆罕默德·Tehranipoor人士Nourani,艾哈迈德,这个“低过渡LFSR BIST-Based应用”,14日亚洲测试研讨会学报》,2005年版
  9. m . Abromovici m·a·布鲁尔和a·d·弗里德曼“数字系统测试和可测试的设计”,皮斯卡塔韦,台北:IEEE出版社,1990年。
  10. 温Laung-Terng王、吴单音词和小青“VLSI测试原理和体系结构设计为可测试性”,爱思唯尔,IEEE出版社,2006年。
  11. 莫汉蒂特库马尔,Biswanath普拉塔普Sahu,孩子叫Patnaik,多个。“低功率测试图案发生器系统芯片架构”,国际会议上计算、通信和传感器网络(CCSN)
  12. 艾哈迈德·N。阿瓦德,Abdallatif S.Abu-Issa。,“Low Power Address Generator for Memory Built-In Self Test”,The Research Bulletin of Jordon ACM,Vol. II.(III).