拟议中的Full-Dadda乘数

维Kaushik^*和Himanshi赛

电子与计算机工程系,Deenbandhu Chhotu Ram科技大学,Murthal,印度

*通讯作者:: 维Kaushik
电子与计算机工程系
Deenbandhu Chhotu Ram科技大学
Murthal、印度
电子邮件:willingvikas@gmail.com

收到的日期:16/01/2018;接受日期:23/04/2018;发布日期:30/04/2018

文摘

Dadda乘数需要更少的地区,会略高于华莱士树乘数。在树乘数,Dadda乘数是最受欢迎的乘法器。本文提出了一种新的树乘数名叫Full-Dadda减少新方案。这部小说还原方案结果少bit-interconnects和互连地区比Dadda乘数。这个提议的削减方案也是一个优越的规律性,简单和替代使用。这个规律,简单不需要任何额外的硬件。比较性能分析Dadda和Full-Dadda乘数与不同的操作数的大小提出了。数据和表上面说明的优点提出乘数。

关键字

树乘数、互联区域比较分析,充分Dadda,数字乘法器,部分产品降低,压缩机,Wallace-tree

介绍

乘数是其中一个最重要的计算机和设计电路计算设备。Dadda技术减少部分产品是基于“避免使用全加器的概念。但全加器的使用是更经常在其他华莱士树乘数。本文提出一种修改Dadda技术基于的想法更喜欢使用全加器的一半加法器的使用。唯一的最后一个阶段,是“三个两个减少”是例外。这个想法中使用修改后的技术更常规的和简单的。因此,基于这个想法,命名为“Full-Dadda”。说这种技术一个替代方法背后的事实是,这种技术导致相同数量的完整的蛇,蛇,一半大小相同的最终携带传播加法器和相同数量的压缩机(17)在每个阶段所需的Dadda技术。因此该乘数可以使用代替Dadda乘数在所有的应用程序。提出了一种比较的性能分析提出乘数与Dadda乘数。这个比较每个乘数与不同大小的操作数。Dadda乘数的主要缺点是:(i)不太正常,(ii)更复杂,(3)减少更少的比特数减少的早期阶段。 The proposed ‘Full-Dadda’ multiplier is more regular, simple and reduces more number of bits at early stages of summand reduction.

在第二部分,简要概述文献和在第三节;有一般规则和公式分别减排方案和硬件组件的数量。乘数之间的比较是安排在五小节在第四节。

文献综述

并行乘数更快和更吸引人1]。有很多方法和方案用于乘法1),比如数组倍增计划,布斯乘法和吠陀乘法等。在这些方案中,这棵树乘法方案是最受欢迎的项目之一1- - - - - -9]。最受欢迎的乘法器中树乘数Dadda乘数(2]。减少区域乘数也最好的优化乘数的区域如果管理得当(互联3]。参与一个树形乘法方案的基本步骤,首先使用的华莱士(61963年:

(1)生成的部分产品3[](或加式5,6部分产品[]或矩阵1])。

(2)部分产品减少:降低柱高度利用伪蛇(有很多并行加法计划(8)和降低部分产品计划(9)由使用条件和添加等伪添加实现(7)等)。

(3)使用最后的注册会计师(携带传播加法器):减少column-height最后阶段后(剩余部分列只有两个),有需要的最后添加两行获得最终产品增加操作数。

最终的大小和类型注册会计师扮演重要的角色在决定使用延迟等总体性能和面积电力消耗(2,3,5]。

Dadda乘数

Dadda方法降低部分产品只使用必要的减少由华莱士表所示表1(2- - - - - -4]。它使用一种方法来增加一半的蛇的数量和减少所需的全部资金投入整体减少的部分产品。Dadda技术给出引用的细节(2,5,9]。

表1。数量的减少阶段根据列的比特数部分产品矩阵的最大高度。

位在一个乘数(N)	所需数量的阶段
3	1
4	2
5到6	3
7日至9日	4
10到13	5
14到19	6
20到28	7
29日至42	8
43 - 63	9
64年到94年	10

Dadda方法使这些都列有高度小于或等于所需的必要的部分在一个阶段后减少。这是重复在每一个阶段。

该乘法器

这个乘数Dadda技术减少部分产品使用一个修改。两者之间的主要区别在于降低部分产品的方法。Dadda的方法更喜欢使用一半的蛇而提出Full-Dadda乘数与偏好使用全加器除了最后阶段。

一般规则

降低部分产品的规则用于拟议的乘数是一个简单的方法解释如下:

(1)保持到下一个阶段,这些都是对列有高度小于或等于所需的必要的部分在一个阶段后减少。根据表1这些必要的决心。这是类似的步骤如Dadda方法。它是在每个阶段完成的。

(2)减少的部分产品,使用完整的蛇,(2)压缩机最好的使用(2,2)压缩机(加法器的一半)。使用半条只有当完整的蛇不能使用,只有当两位可进一步降低。

(3)最后阶段减少,减少3位2位是要做;使用加法器最好的一半。最后一个阶段Dadda方法的规则也一样。一个列在这个阶段的高度是3。因此,没有必要长计数的栏位,因此很容易优先加法器的一半。

一般方程

乘数的大小N×N,完整的蛇,总数一半小蝰蛇和大小使用的注册会计师提出乘数是由以下方程:

•小蝰蛇= n - 1和数量的一半

•完整的蛇的数量= (n - 1) * (n)(这是为3×3或以上程度大小)。

•注册会计师的大小(位)= 2 - 2

对比提出了降低和减少Dadda方案

图1本文显示符号用于被加数,一半加法器和加法器。Dadda减少方案并提出乘数的4×4,6,6和9的9所示操作数的大小图2 - 7日分别。以下三个事实是显而易见的从这些数字:(1)最后CPA大小相同的操作数的大小等于两个乘数;(2)一半的蛇的数量和完整的蛇一样的数量相同的两个乘数操作数的大小,(3)在每一个阶段,这两个乘数有相同数量的减少和压缩机的加式(4)中提出的技术,有更少的比特数的要求转移到下一个阶段。

图1:符号的被加数,一半加法器((2,2)压缩机)和完整的加法器((3 2)压缩机)。

图2:4×4 Dadda乘数降低计划。

图3:4×4提出乘数降低计划。

图4:6,6 Dadda乘数降低计划。

图5:6,6提出乘数削减计划。

图6:9的9 Dadda乘数降低计划。

engineering-and-technology-reduction-scheme

图7:9的9提出乘数降低计划。

很明显从图2和图34×4 Dadda-reduction方案需要在第一阶段2半条和3条和1/2加法器在第二阶段,而在4×4 proposed-reduction计划需要2完整条在第一阶段1满加法器3半条在第二阶段。在4×4 Dadda,所需的比特数将从第一阶段到第二个和第二个注册会计师分别为16岁和13而在4×4提出,这些分别为14岁和13岁。减少的比特数的方案将在初始阶段使用的蛇。used-bits和unused-bits在4×4 Dadda第一阶段,分别为4和12而在4×4提出,分别为6和10。同样我们可以找到这些数字为其他阶段,其他operand-sizes乘数。6的数字6和9的9 operand-size乘数图4 - 7分别。

用于比较的表被安排在不同的部分。这些分类的基础上:(i)硬件组件(2)传输的比特数和(iii)的互联。的五个优势提出乘数是五个小节中解释。

规律

规律在于该方法更类似于其他方法用于设计的大多数树乘数,例如;华莱士树乘数。拟议的加式技术减少使用完整的加法器((3 2)压缩机)最好是其他树乘数。但Dadda技术使用(2,2)压缩机最好不定期。

简单

简单在于,如果有需要进一步减少一个列的高度(根据华莱士减少表),如果只有两位留在进一步降低的列,然后使用只有一半小蝰蛇((2,2)压缩机)否则使用加法器。但Dadda技术使用一半加法器即使有三个或三个多比特在一列进一步减少。这就有必要准确地计算每一次列的高度与先前的携带,并决定使用的一半加法器即使有三个或更多的部分减少进一步分组。这是有点困难,因为我们的实践设计其他树乘数不相似。

替代方法

这个建议的方法是替代Dadda的方法,因为相同数量的硬件单元如蛇,一半满小蝰蛇和相同大小的注册会计师也使用相同数量的压缩机在每个阶段Dadda和提出技术。不需要额外的硬件使该乘数能够取代Dadda乘数在所有的应用程序。

表2显示所有类型的硬件组件数量是相等的,在乘数。表3显示,在各个阶段的两个乘数,有相同数量的(2)和(2,2)压缩机。

表2。总数的一半小蝰蛇(HA),小蝰蛇(FA)和注册会计师提出所需Dadda和乘数的大小。

	DADDA乘数			提出了乘数
	哈	足总	CPA-Size(位)	哈	足总	CPA-Size(位)
4乘4	3	3	6	3	3	6
6,6	5	15	10	5	15	10
8 * 8	7	35	14	7	35	14
9的9	8	48	16	8	48	16
12日12	11	99年	22	11	99年	22
16 * 16	15	195年	30.	15	195年	30.
24日24	23	483年	46	23	483年	46
32的32	31日	870年	62年	31日	870年	62年
64年到64年	63年	3843年	126年	63年	3843年	126年

表3。级间比较的压缩机(HA + FA)的数量。

	DADDA乘数						提出了乘数
舞台上没有。→	1	2	3	4	5	1	2	3	4	5
4乘4	2	4	- - - - - -	- - - - - -	- - - - - -	2	4	- - - - - -	- - - - - -	- - - - - -
6,6	6	6	8	- - - - - -	- - - - - -	6	6	8	- - - - - -	- - - - - -
8 * 8	6	14	10	12	- - - - - -	6	14	10	12	- - - - - -
9的9	12	18	12	14	- - - - - -	12	18	12	14
12日12	12	30.	30.	18	20.	12	30.	30.	18	20.

更少的比特数转移

这是Dadda乘数的缺点,它减少了少数量的summands-bits在这个早期阶段,因此,需要大量summands-bits发送从一个阶段到下一个阶段。阶段之间的互连也扮演着重要的角色在决定整体区域,延迟和功耗tree-multiplier [3]。表4显示的比特总数通过连续的阶段。从这个表中,很明显,该乘数转移下一阶段的总比特数较小。从一个阶段,三种类型的进入下一个阶段。这些都是(1)和一些:获得伪加法器sum-output,(2)移位:获得在伪加法器进位输出和(3)未使用summands-bits:没有美联储作为输入压缩机;只因为它是转移到下一个阶段。最好是如果有最小数量的未使用部分发送到下一个阶段,因为更多的比特意味着更多的互联。该乘数比需要使用较少数量的互联Dadda乘数。这是一个利用该乘数Dadda乘数。这种优势表明,拟议中的乘数不仅有另一种方法,但也有一个改进的体系结构。

表4。通过连续的比特数阶段S =和比特,C =带位,U = unused-bits在前一阶段,T =的比特总数。

	阶段转移	DADDA乘数				提出了乘数
		年代	C	U	T	年代	C	U	T
4乘4	1^圣到2^nd	2	2	12	16	2	2	10	14
4乘4	2^nd对注册会计师	4	4	5	13	4	4	5	13

6,6	1^圣到2^nd	6	6	21	33	6	6	19	31日
	2^nd到3^{理查德·道金斯}	6	6	16	28	6	6	13	25
	3^{理查德·道金斯}对注册会计师	8	8	5	21	8	8	5	21

8 * 8	1^圣到2^nd	6	6	49	61年	6	6	46	58
	2^nd到3^{理查德·道金斯}	14	14	21	49	14	14	19	47
	3^{理查德·道金斯}到4^th	10	10	20.	40	10	10	17	37
	4^th对注册会计师	12	12	5	29日	12	12	5	29日

9的9	1^圣到2^nd	12	12	49	73年	12	12	46	70年
	2^nd到3^{理查德·道金斯}	18	18	21	57	18	18	19	55
	3^{理查德·道金斯}到4^th	12	12	22	46	12	12	19	43
	4^th对注册会计师	14	14	5	33	14	14	5	33

12日12	1^圣到2^nd	12	12	112年	136年	12	12	108年	132年
	2^nd到3^{理查德·道金斯}	30.	30.	49	109年	30.	30.	46	106年
	3^{理查德·道金斯}到4^th	30.	30.	21	81年	30.	30.	19	79年
	4^th到5^th	18	18	28	64年	18	18	25	61年
	5^th对注册会计师	20.	20.	5	45	20.	20.	5	45

更少的区域互联

Dadda interconnects-area估计,提出了不同大小的操作数所示的乘数表5。这个地区在表5相对面积的基础上获得大规模集成电路逻辑标准电池数据手册中使用文献[3]。根据这本书,在一个阶段,如果使用面积被加数bit-interconnect = 1然后区域未使用的被加数bit-interconnect等于2。提出和硬件区别Dadda乘数仅仅是互联的,因为所有的其他硬件组件数量是相等的。生成,例如,和数组加式最后CPA的大小和数量的一半蛇和蛇等是完全匹配的两种类型的乘数操作数的大小相同。很明显从表5,拟议中的乘数互连面积低于各自的Dadda乘数。这个提议减少区域Full-Dadda乘数将增强其性能。

表5所示。互联区(面积估算)。

4×4乘数	塔板数		Used-Bits数量	Unused-Bits数量	舞台区
DADDA	1		4	12	4 + 12 * 2 = 28
DADDA	2		11	5	11 + 5 * 2 = 21
总面积					49
提出了	1		6	10	6 + 10 * 2 = 26
提出了	2		9	5	9 + 5 * 2 = 19
总面积					45
不同比例(45 = 100%)					8.89%
为6 6乘数	塔板数		Used-Bits数量	Unused-Bits数量	舞台区
DADDA	1		15	21	15 + 21 * 2 = 57
	2		17	16	17 + 16 * 2 = 49
	3		23	5	23 + 5 * 2 = 33
总面积					139年
提出了	1		17	19	17 + 19 * 2 = 55
	2		18	13	18 + 13 * 2 = 44
	3		20.	5	20 + 5 * 2 = 30
总面积					129年
不同比例(129 = 100%)					7.75%
8 8乘数	塔板数		Used-Bits数量	Unused-Bits数量	舞台区
DADDA	1		15	49	113年
	2		40	21	82年
	3		29日	20.	69年
	4		35	5	45
总面积					309年
提出了	1		18	46	110年
	2		39	19	77年
	3		30.	17	64年
	4		32	5	42
总面积					293年
不同比例(293 = 100%)					5.46%
9的9乘数	塔板数	Used-Bits数量		Unused-Bits数量	舞台区
DADDA	1	32		49	130年
	2	52		21	94年
	3	35		22	79年
	4	41		5	51
总面积					354年
提出了	1		35	46	127年
	2		51	19	89年
	3		36	19	74年
	4		38	5	48
总面积					338年
不同比例(338 = 100%)					4.73%
为12 12乘数	塔板数		Used-Bits数量	Unused-Bits数量	舞台区
DADDA	1		32	112年	256年
	2		87年	49	185年
	3		88年	21	130年
	4		53	28	109年
	5		59	5	69年
总面积					749年
提出了	1		36	108年	252年
	2		86年	46	178年
	3		87年	19	125年
	4		54	25	104年
	5		56	5	66年
总面积					725年
不同比例(725 = 100%)					3.31%

结论

Dadda方案相比,提出的Full-Dadda乘数不仅一种替代方法,简单和减少更多的常规方案加式但也有一种改进的体系结构。提出的改进在于乘数,需要更少的比特数来通过连续的阶段和所需的总面积bit-interconnects Dadda乘数小于要求。这个区域的衰减提出乘数是由于在初始阶段未使用的比特数少的乘数。这个乘数的未来范围在于,这是一个基本单位的许多其他大型设备用于计算、信号处理、电子和数据通信等领域。更大的设备可以通过使用这种设计提出的乘数。本文也给出了一个洞察力树乘数的分析方法可用于设计新的乘数。排版设计的建议和HDL的程序员,有三种类型的比特加式不一样快。给位在减少适当的偏好。否则得到的结果不会被优化。例如,和位比carry-bits简单完整的蛇快。

引用

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