提议的全达达乘法器

维Kaushik^＊和Himanshi Saini

Deenbandhu Chhotu Ram科技大学电气与计算机工程系，Murthal，印度

*通讯作者:: 维Kaushik
电气与计算机工程系“，
Deenbandhu Chhotu Ram科技大学
Murthal、印度
电子邮件: (电子邮件保护)

收到的日期: 16/01/2018;接受日期:23/04/2018;发布日期: 30/04/2018

摘要

达达乘数器需要的面积更少，比华莱士树乘数器略快。在树乘数中，哒哒乘数是最受欢迎的乘数。提出了一种新的树乘法器Full-Dadda，该乘法器具有一种新的约简方案。与哒哒乘法器相比，该方案减少了比特互连数和互连面积。在规则性、简洁性和可替代性方面，本文提出的减量方案也是一种较好的减量方案。这种规律性和简单性不需要任何额外的硬件。本文对不同操作数大小的达达乘法器和全达达乘法器的性能进行了比较分析。图和表格给出了上述优点所提出的乘数。

关键字

树形乘法器，互连区，比较分析，全乘法器，数字乘法器，部分乘积约减，压缩器，华莱士树

简介

乘法器是设计计算机和计算机的重要电路之一计算设备．部分积约简的达达技术是基于“避免使用全加法器”的思想。“但在其他华莱士树乘数器中，全加法器的使用更为常见。”本文基于“优先使用全加法器而不是半加法器”的思想，提出了一种改进的哒哒技术。只有最后一个阶段，即“三到两次还原”是例外。改进后的技术采用了这一思想，使其更加规范和简单。因此，基于这个想法，它被命名为“Full-Dadda”。说这种技术是一种替代方法的背后的事实是，这种技术导致相同数量的完整加法器，半加法器，相同大小的最终进位传播加法器和相同数量的压缩器(加法器)在每个阶段都是Dadda技术所要求的。因此，所提出的乘法器可以在各种应用中代替哒哒乘法器。本文对该乘法器与哒哒乘法器的性能进行了比较分析。为了进行比较，取不同操作数大小的乘数。Dadda乘法器的主要缺点是:(i)它不太规则，(ii)更复杂，(iii)它在缩减的早期阶段减少的比特数较少。 The proposed ‘Full-Dadda’ multiplier is more regular, simple and reduces more number of bits at early stages of summand reduction.

在第2节，有文献的简要概述，在第3节;硬件元件的减约方案和数量分别有一般规则和公式。乘数之间的比较分为第4节下的五个小节。

文献综述

并行乘法器速度更快，也更受欢迎。1］．有很多方法和方案可以用于乘法[1]，如阵列乘法、布斯乘法、吠陀乘法等。在这些方案中，树乘法方案是其中一个最受欢迎的方案[1-9］．树形乘数中最受欢迎的乘数是哒哒乘数[2］．如果互连管理得当，减少面积乘数也是最佳的优化面积乘数[3.］．树乘法计的基本步骤，由Wallace [6]，分别为:

(1)部分产物的生成[3.](或summands [5，6]或偏积矩阵[1])。

(2)部分积约简:利用伪加法器降低列高(有许多并行加法方案[8]及部分减积计划[9]通过使用伪加法(如条件和加法)实现[7)等)。

(3)使用最终CPA(进位传播加法器):在最后一阶段列高降低后(一列中仅剩两位)，需要对两行进行最终加法，以获得相乘操作数的最终乘积。

使用的最终CPA的大小和类型在决定延迟、面积和性能等总体性能方面起着重要作用电力消耗［2，3.，5］．

Dadda乘数

哒哒法的部分积约简只使用由Wallace表确定的必要约简表1［2-4］．它使用一种方法来增加半加法器的数量，并减少部分产物总体减少所需的全加法器的数量。哒哒技术的详细内容见参考文献[2，5，9］．

表1。根据部分乘积矩阵中最大高度列的比特数的降阶级数。

乘数中的位数(N)	所需的阶段数
3.	1
4	2
5至6	3.
7点到9点	4
10至13	5
14至19岁	6
20至28岁	7
29至42岁	8
43至63	9
64至94	10

哒哒方法保持这些都是正确的列，其高度小于或等于约简后一个阶段所需的必要位。这在每个阶段都是重复的。

提议的乘数

该乘法器使用了一种改进的达达技术进行部分乘积缩减。两者的主要区别在于部分积约简法。达达的方法更倾向于使用半加法器，而提出的全达达乘法器则优先使用全加法器，但最后阶段除外。

一般规则

所提乘子所使用的部分积约简规则简单解释如下:

(1)继续到下一阶段，因为这些都是正确的列，其高度小于或等于约简后一阶段所需的必要位。这些必要的位根据表1确定。这个步骤与哒哒法类似。每一个阶段都是如此。

(2)为了减少部分产物，最好使用全加法器，即(3,2)压缩机，而不是(2,2)压缩机(半加法器)。只有在完全加法器不能使用时才使用半加法器，也就是只有在有两个位可以进一步减约时才使用半加法器。

(3)减约的最后阶段，将进行3位到2位的减约;最好使用半加法器。这最后一个阶段的规则也与哒哒法相同。在此阶段，列的高度为3。因此，不需要长时间的列位计数，因此很容易优先考虑半加法器。

一般方程

对于大小为N × N的乘法器，建议乘法器中使用的全加法器、半加法器的总数和注册会计师的大小由以下公式给出:

•半加德的数量= N-1和

•全加德数= (N-1)*(N-3)(这是3 * 3及以上尺寸)。

•注册会计师的大小(比特)= 2N-2

建议减记计划与哒哒减记计划的比较

图1给出本文所使用的加法器、半加法器和全加法器的表示法。哒哒操作数大小为4 × 4、6 × 6和9 × 9的拟乘法器的缩减方案见图2 - 7日分别。从这些图中可以清楚地看到以下三个事实:(1)对于相同操作数大小的两个乘法器，最终的CPA大小是相等的;(2)在相同操作数大小的乘法器中，半加法器和全加法器的数量是相同的;(3)在每一阶段，两个乘法器都有相同数量的压缩器来减少总和;(4)在所提出的技术中，需要转移到下一阶段的比特数更少。

图1:加法位、半加法器((2,2)压缩器)和全加法器((3,2)压缩器)的符号。

图2:4乘4达达乘数减乘方案。

图3:4乘4提出了乘数降低方案。

图4:6乘6达达乘数减乘方案。

图5:6乘6提出了乘数减少方案。

图6:9乘9达达乘数减乘方案。

engineering-and-technology-reduction-scheme

图7:9乘9提出了乘数降低方案。

很明显，从图2及34 × 4大减方案第一阶段需要2只半加蝰蛇，第二阶段需要3只全加蝰蛇和1只半加蝰蛇，而4 × 4大减方案第一阶段需要2只全加蝰蛇，第二阶段需要1只全加蝰蛇和3只半加蝰蛇。在4 × 4哒哒中，从第一阶段转移到第二阶段和第二阶段转移到CPA所需的比特数分别为16和13，而在提议的4 × 4中，这些比特数分别为14和13。所提出的方案中比特数的减少是由于在初始阶段使用了全加法器。在4 × 4达达中，第一阶段的使用比特数和未使用比特数分别为4和12，而在4 × 4中，分别为6和10。类似地，我们可以在其他阶段和其他操作数大小乘法器中找到这些数字。文中给出了6 × 6和9 × 9操作数乘法器的数字图4 - 7分别。

供比较的表列在不同的小节下。这些分类是基于:(i)所需的硬件组件(ii)传输的比特数和(iii)互连的区域。所提议的乘数的五个优点将在以下五个小节中加以说明。

规律

其规律性在于所提出的方法更类似于大多数树乘法器设计中使用的其他方法，例如;华莱士树乘法器。所提出的总和约简技术使用全加法器((3,2)压缩器)，与其他树乘法器一样。但是哒哒技术最好使用(2,2)压缩器，这使得它不那么规则。

简单

其简单之处在于，如果需要进一步降低列高(根据Wallace约简表)，并且如果一列中只剩下2位可以进一步约简，则只使用半加法器((2,2)压缩器)，否则使用全加法器。但哒哒技术使用半加法器，即使在一列中有三个或三个以上的位可用于进一步约简。这使得每次都有必要精确地计算前进位的列的高度，并决定是否使用半加法器，即使在进一步分组中有三个或更多位进行约简。这有点困难，因为我们在设计其他树乘法器时的实践与此不同。

替代方法

这个提议的方法是Dadda方法的替代方案，因为Dadda和提议的技术在每个阶段都使用了相同数量的硬件单元，如半加法器、全加法器和相同大小的CPA，以及相同数量的压缩器。不需要额外的硬件，这使得所提出的乘数能够在所有应用程序中取代Dadda乘数。

表2显示所有类型的硬件组件在两个乘法器中数量相等。表3表明在两个乘法器的每个阶段，都有相等数量的(3,2)和(2,2)压缩器。

表2。哒哒和拟乘法器所需的半加法器(HA)、全加法器(FA)总数和CPA大小。

	DADDA乘数			提出了乘数
	哈	足总	CPA-Size(位)	哈	足总	CPA-Size(位)
4乘4	3.	3.	6	3.	3.	6
6乘6	5	15	10	5	15	10
8乘8	7	35	14	7	35	14
9乘9	8	48	16	8	48	16
12乘12	11	99	22	11	99	22
16乘16	15	195	30.	15	195	30.
24乘24	23	483	46	23	483	46
32 * 32	31	870	62	31	870	62
64 * 64	63	3843	126	63	3843	126

表3。压缩机数量(HA + FA)的分期比较。

	DADDA乘数						提出了乘数
舞台上没有。→	1	2	3.	4	5	1	2	3.	4	5
4乘4	2	4	-	-	-	2	4	-	-	-
6乘6	6	6	8	-	-	6	6	8	-	-
8乘8	6	14	10	12	-	6	14	10	12	-
9乘9	12	18	12	14	-	12	18	12	14
12乘12	12	30.	30.	18	20.	12	30.	30.	18	20.

传输的比特数更少

这是哒哒乘法器的缺点，它在早期减少了较少的sum -bits，因此需要大量的sum -bits从一个阶段发送到下一个阶段。级之间的互连在决定树乘法器的总面积、时延和功耗方面也起着重要作用[3.］．表4显示通过连续阶段的总比特数。从这个表中可以清楚地看出，所提出的乘数将更少的总比特数转移到下一阶段。从一个阶段，有三种类型的比特进入下一个阶段。它们是(1)求和位:在伪加法器求和输出处获得，(2)进位:在伪加法器进位输出处获得;(3)未使用的求和位:不作为任何压缩机的输入;只转移到下一个阶段。如果有最少数量的未使用的比特可以发送到下一阶段，那就更好了，因为更多的比特意味着更多的互连数量。建议的乘数使用较少的互连数量比要求在达达乘数。这是提议的乘数相对于哒哒乘数的一个优势。这一优点表明，所提出的乘法器不仅是一种替代方法，而且具有改进的体系结构。

表4。通过各阶段的比特数S=和位，C=进位，U=上一阶段未使用的比特位，T=总比特数。

	阶段转移	DADDA乘数				提出了乘数
		年代	C	U	T	年代	C	U	T
4乘4	1^圣到2^nd	2	2	12	16	2	2	10	14
4乘4	2^nd对注册会计师	4	4	5	13	4	4	5	13

6乘6	1^圣到2^nd	6	6	21	33	6	6	19	31
	2^nd到3^{理查德·道金斯}	6	6	16	28	6	6	13	25
	3.^{理查德·道金斯}对注册会计师	8	8	5	21	8	8	5	21

8乘8	1^圣到2^nd	6	6	49	61	6	6	46	58
	2^nd到3^{理查德·道金斯}	14	14	21	49	14	14	19	47
	3.^{理查德·道金斯}到4^th	10	10	20.	40	10	10	17	37
	4^th对注册会计师	12	12	5	29	12	12	5	29

9乘9	1^圣到2^nd	12	12	49	73	12	12	46	70
	2^nd到3^{理查德·道金斯}	18	18	21	57	18	18	19	55
	3.^{理查德·道金斯}到4^th	12	12	22	46	12	12	19	43
	4^th对注册会计师	14	14	5	33	14	14	5	33

12乘12	1^圣到2^nd	12	12	112	136	12	12	108	132
	2^nd到3^{理查德·道金斯}	30.	30.	49	109	30.	30.	46	106
	3.^{理查德·道金斯}到4^th	30.	30.	21	81	30.	30.	19	79
	4^th到5^th	18	18	28	64	18	18	25	61
	5^th对注册会计师	20.	20.	5	45	20.	20.	5	45

互连面积更少

哒哒的互连面积估计和不同操作数大小的乘法器所示表5．这个区域表5是根据参考中使用的LSI逻辑标准单元数据簿得出的相对面积[3.］．根据这本书，在一个阶段，如果已使用的和位互连面积等于1，则未使用的和位互连面积等于2。硬件上的差异Dadda乘数只是在互连方面，因为所有其他硬件组件在数量上是相等的。例如，用于生成总和的AND数组，最终CPA大小以及半加法器和全加法器的数量等，在相同操作数大小的两种乘法器类型中完全匹配。从表5可以清楚地看出，所提出的乘法器的互连面积小于各自的哒哒乘法器。这减少的面积在拟议的全达达乘数将提高其性能。

表5所示。互连面积(面积估计)。

对于4 × 4乘数	塔板数		已用比特数	未使用的比特数	舞台区
DADDA	1		4	12	4+12*2 = 28
DADDA	2		11	5	11 + 5 * 2 = 21
总面积					49
提出了	1		6	10	6 + 10 * 2 = 26
提出了	2		9	5	9 + 5 * 2 = 19
总面积					45
百分比差异(45=100%)					8.89%
对于6 × 6乘数	塔板数		已用比特数	未使用的比特数	舞台区
DADDA	1		15	21	15 + 21 * 2 = 57
	2		17	16	17 + 16 * 2 = 49
	3.		23	5	23 + 5 * 2 = 33
总面积					139
提出了	1		17	19	17 + 19 * 2 = 55
	2		18	13	18 + 13 * 2 = 44
	3.		20.	5	20 + 5 * 2 = 30
总面积					129
百分比差异(129=100%)					7.75%
对于8 × 8乘数	塔板数		已用比特数	未使用的比特数	舞台区
DADDA	1		15	49	113
	2		40	21	82
	3.		29	20.	69
	4		35	5	45
总面积					309
提出了	1		18	46	110
	2		39	19	77
	3.		30.	17	64
	4		32	5	42
总面积					293
百分比差异(293=100%)					5.46%
对于9 × 9乘数	塔板数	已用比特数		未使用的比特数	舞台区
DADDA	1	32		49	130
	2	52		21	94
	3.	35		22	79
	4	41		5	51
总面积					354
提出了	1		35	46	127
	2		51	19	89
	3.		36	19	74
	4		38	5	48
总面积					338
百分比差异(338=100%)					4.73%
对于12 × 12乘数	塔板数		已用比特数	未使用的比特数	舞台区
DADDA	1		32	112	256
	2		87	49	185
	3.		88	21	130
	4		53	28	109
	5		59	5	69
总面积					749
提出了	1		36	108	252
	2		86	46	178
	3.		87	19	125
	4		54	25	104
	5		56	5	66
总面积					725
百分比差异(725=100%)					3.31%

结论

与Dadda方案相比，本文提出的全Dadda乘法器不仅具有一种可选的、简单的、规则的和约简方案，而且具有改进的体系结构。改进的地方在于，在所提出的乘法器中，通过连续阶段所需的比特数更少，并且比特互连所需的总面积小于哒哒乘法器。在提议的乘数的面积的减少是由于较少的数量未使用的位在提议的乘数的初始阶段。这种乘法器的未来范围在于它是许多其他用于计算、信号处理、电子和数据通信等领域的大型设备的基本单元。更大的器件可以使用这个提议的倍增器来设计。本文还介绍了树形乘法器的分析方法，为设计新的乘法器提供了参考。给布局设计者和HDL程序员的一个建议是，在总和中有三种类型的位不是同样快的。在还原过程中对比特给予适当的偏好。否则得到的结果将不是最优的。例如，对于简单的全加法器，和位比进位快。

参考文献

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