基于VHDL的Zigbee收发器的FPGA设计与实现

Somya高尔¹， Ranjit Singh博士², FIETE

印度高等工程技术学院电子与通信工程系高级讲师，北方邦加济阿巴德201001
阿贾伊·库马尔·加格工程学院电子与通信工程系教授，印度北方邦加济巴德201001

摘要

本文提出了一种用于确认帧的2.4 ghz波段Zigbee收发机的设计与实现。用VHDL语言对数字收发器的行为进行了建模。然后在Vertex-2P FPGA上对代码进行合成、模拟和实现。在性能和芯片面积方面取得了改进。Zigbee收发器的设计符合理论预期。

关键字

VHDL, Zigbee收发器，FPGA，确认帧

介绍

无线接口设备的出现产生了对低数据速率短距离无线网络的强烈需求。这导致了Zigbee标准的发展，这是一套新的无线传输通信协议[1]。Zigbee标准由Zigbee联盟[2]开发，该联盟拥有数百家成员公司，从半导体行业和软件开发商到原始设备制造商和安装商。Zigbee联盟成立于2002年，是一个非营利组织，向所有想加入[3]的人开放。Zigbee标准采用IEEE 802.15.4作为物理层(PHY)和介质访问控制(MAC)协议[4]。因此，Zigbee设备也符合IEEE 802.15.4标准。PHY层支持3个频段:2.45 GHz(16路)、915 MHz(10路)和868 MHz(1路)。

ZigBee无线组网的网络拓扑主要有星型网络和点对点网络。这些拓扑可以用于不同的环境和情况。在星型拓扑中，网络中的每个设备都只能与个人局域网协调器通信。全功能设备(FFD)承担PAN协调器的角色;其他节点可以是“简化函数DeviceÃⅱÂ ' Â ' (RFDs)”或“FFDs”。在点对点拓扑中，只要设备之间的距离足够近，可以建立一条成功的通信链路，那么每个设备都可以直接与任何其他设备通信。这个拓扑中的任何FFD都可以扮演PAN协调器[3]的角色。

无线个域网收发器

MAC帧结构包括信标帧、数据帧、确认帧和MAC命令帧。信标帧被协调器用来传输信标。信标的功能是同步同一网络内所有设备的时钟。数据帧用于传输数据。同时，确认帧用于确认帧接收成功[4]。MAC命令使用MAC命令帧进行传输。Zigbee数字发射机基于IEEE 802.15.4标准，设计了如图1所示的确认帧。

这是最简单的MAC帧格式，不携带任何MAC有效负载。该框架由MAC页眉(MHR)和MAC页脚(MFR)构成。帧控制字段和直接序列号(DSN)形成MHR。MFR由16位帧校验序列(FCS)组成。MHR和MFR也称为PHY服务数据单元(PSDU)，它成为PHY有效载荷。PHY有效载荷以同步报头(SHR)为前缀，由序言序列、帧分隔符开始(SFD)和PHY报头(PHR)组成。与SHR一起，PHR和PHY有效载荷形成了PHY协议数据单元(PPDU)。前导序列字段长度为4字节。SFD的长度为1个八位元。PHR也包含1个八字节。 This is follows by the MHR and the MFR with 3 octets and 2 octets, respectively. Hence, the acknowledgment frame length is totally 11 octets.

IEEE 802.15.4标准采用直接序列扩频(DSSS)，它使用数字扩频函数表示伪随机噪声(PN)芯片序列，如表1[9]所示。本文使用的确认帧包含11字节(88位)的物理协议数据单元(PPDU)。图3显示了所提出的Zigbee数字发射机的架构。PPDU数据包中的二进制数据被插入到CRC (cyclic redundancy check)块中，以检测传输过程中的错误。CRC是最受欢迎的编码方法，因为它对常见的突发错误[3]提供了非常有效的保护，并且很容易实现。

CRCÃ¢Â ' Â ' s可以检测错误[5]中的所有1位和2位错误以及所有奇数位错误。由于CRC是一种检测错误的技术，而不是在检测到错误时进行纠正的技术，因此如果发生错误[6]，将重传整个数据包数据。对于Zigbee标准，CRC涉及传输的数据包数据除以一个称为生成器多项式[7]的常数。在本文中，CRC块包含SHR、PHR和PHY有效载荷。在PHY有效载荷中，FCS机制使用16位CRC来检测错误[4]。使用该算法在帧的MHR和MFR有效载荷部分上计算FCS。

然后，每个PPDU八位体中的每四个位被映射到一个数据符号上。映射发生在位符号块中。每个八位组的4个最低有效位(lsb) (b0, b1, b2, b3)映射到一个数据符号，每个八位组的4个最高有效位(msb) (b4, b5, b6, b7)映射到下一个数据符号。从Preamble字段开始，到PSDU的最后一个字节结束，PPDU的每一个字节都按顺序通过位到符号块进行处理。

所提出的Zigbee应用的数字收发器如图2所示。来自MAC子层的确认帧插入到CRC块中。然后，在位到符号块中，每4位被映射为一个数据符号。符号到芯片块执行DSSS，其中每个符号被映射到一个32芯片的PN序列。然后，通过OQPSK (Offset Quadrature Phase Shift Keyed)调制器和半正弦脉冲整形块对这些芯片进行处理，以减少符号间的干扰。生成的信号由OQPSK解调器发送和接收，随后通过芯片同步和去扩块恢复原始数据位。

接下来是一个符号到芯片的块，并利用DSSS方法将每个符号映射到一个唯一的32片PN序列[1]。IEEE 802.15.4采用该方法提高了接收机的灵敏度，提高了抗干扰能力。在多路径环境下，DSSS方法对于提高接收机性能也是必要的，因为在大多数实际情况下，由于反射、衍射和散射，发射的信号可能会找到几个不同的路径到达接收机。这些信号有不同的延迟和相移;因此，求和将是一个畸变信号[7]。信号质量可能会变差，这可能导致通信不良。最后，将OQPSK方法应用到芯片中。

OQPSK调制器是QPSK的改进版本。该方法将同相(I)信号与正交相位(Q)信号进行处理，并延迟半个周期以避免突然的相移变化[8]。如图5所示，为了形成i相和q相芯片调制之间的偏移，q相芯片相对于i相芯片需要延时Tc。Tc是芯片速率的倒数。芯片速率名义上是2 Mchip/s，是符号速率[8]的32倍。由此产生的信号被放大并传输。

设计方法

Zigbee数字发射机的行为可以通过Xilinx ISE使用VHDL进行建模。每个发射机的VHDL模块可以在Virtex-2P FPGA上进行组合、合成、模拟和实现。逻辑分析仪验证了设计输出波形与仿真波形相匹配。采用FPGA实现[9]，具有并行结构和灵活性。本文提出的基于各块行为的发射机设计方法如下。

输入数据包括22个符号。使用DSSS方法将位到符号块中的每个数据符号映射到一个32芯片的PN序列上。输出数据为704个芯片，频率为2 MHz。芯片生产的数量是基于

[88位/4]符号x 32 = 704个芯片(1)

在相同的频率下，对每个芯片的输入数据进行处理

output_data [2 * k - 1] = I_phase [2 * k - 2] (2)

output_data [2 * k] = Q_phase [2 * k - 1]

其中1≤k≤352。

根据这个方程，输出数据的每一个偶数芯片记为C0, C2 .....C704，每个奇数芯片注册为C1, C3…C703, i相和q相各352个芯片。这些数据芯片将是Zigbee接收器中下一个块的输入。

输入数据由704个芯片组成，频率为2 MHz。在这个块中，每个偶数索引芯片被调制到i载波上，而每个奇数索引芯片被调制到q载波上。q相芯片相对于i相芯片被Tc延迟，形成i相和q相芯片调制之间的偏移。输出数据由352个i相和q相芯片组成。

Tc的计算方法如下:

Tc = 1/fOQPSK = 1/(2 MHz) = 500,000 ps。

结果与讨论

对Zigbee收发器进行了仿真和验证。

A. MHR (MAC Header)块的设备利用率和时序汇总

器件利用率是实现设计所需的硬件和逻辑电路。它由若干片、触发器、门、组合逻辑电路和输入/输出块组成。选中设备:选中设备:2vp2fg256-6

1)计时总结:速度等级:6级

时钟前最小输入到达时间:5.214ns

最大输出所需时间后时钟:4.483ns

总的内存使用量是81080千字节

B) Zigbee收发块的设备利用率和时序总结

选中设备:2vp2fg256-7

1)计时总结:速度等级:-7

最小周期:1.098ns(最大频率:910.747 MHz)

时钟前最小输入到达时间:4.381 ns

最大输出所需时间后时钟:4.088 ns

总的内存使用量是82104千字节。

C)仿真波形

图4展示了获得的MHR块输出数据的完整视图。功能模拟依赖于设计中的测试输入。

步骤输入1:reset = 1，时钟用于同步再运行。

步骤输入2:reset = 0，使用相同的时钟进行同步。强制crc_data[87: 0] = 88位的值并运行，我们将获得data_symbol中的数据，chip_value0[31:0]为32位的chip_value15[31:0]。得到16位的结果i_phase[15:0]和q_phase[15:0]。

结论

在Virtex 2P FPGA上合成、仿真并成功实现了VHDL代码。使用模式发生器和逻辑分析仪分别对72位输入数据进行刺激，并对输出数据进行测量。所提出的发射机的功能与理论预期相符。使用VHDL，发射机的设计面积可以缩小到更小的规模。采用0.18 μm工艺在专用集成电路上实现Zigbee数字发射机的设计是近期的目标。使用ASIC，设计核心可以手动调整大小，以获得与FPGA相比更小的核心区域。发射器将实现低采样频率和1.8 V的低电源。

鸣谢

第一作者感谢高技术工程技术学院提供的财政支持，Ghaziabad 20001, UP, India。第二作者感谢加济阿巴德Ajay Kumar Garg工程学院提供了鼓舞人心和有利的学术生态系统和设施。

参考文献

Camilli, A, Cugnasca, C.E.， Saraiva, A.M.， Hira-kawa, A.R.和Corrêa, P.L.精确农业应用解剖，农业中的计算机和电子。第58卷，第25-36页，2007。
Zigbee联盟，可在:www.zigbee.org。
Farahani, S.“Zigbee无线网络和收发器”，纽尼斯，美国，2008。
男爵，P.， P.皮莱。,鸡。V.W.C.， Chessa, S.， Gotta, A.和Fun Hu, Y.，“无线传感器网络:对802.15.4和Zigbee标准的现状的调查”，计算机通信，第30卷，第1655-1695页，2007。
李俊生，苏永伟，沈春春，“无线协议:蓝牙，超宽带，Zigbee和WiFi的比较研究”，第33届IEEE工业电子学会年会，第46-51页，2007。
韦伯，W.，“无线通信:未来”，约翰·威利父子有限公司，英国，2007年。
Rahmani, E，“Zigbee/ IEEE 802.15.4”，德黑兰大学，2005年。
Oualkadi, A.E, Andendorpe, L.V.和Flandre, D.“2.4 GHz频段IEEE 802.15.4 Zigbee标准的O-QPSK收发器的系统级分析”，第14届国际混合设计会议，pp 469-474, 2007，。
Ahmad, R.， Sidek, O.， Wan Hassin, W. M. H.和Korakkottil Kunhi Mohd。杨晓明，杨晓明，《科学研究》，2011年第4期，页555- 562。http://www.europeanjournalofscientificresearch.com“开发基于verilog的OQPSK解调器用于FPGA上的Zigbee应用”pp 1-7。
Rafidah Ahmad, Othman sidk, Wan Md. Hafizi Wan Hassin, ShukriKorakkottilKunhiMohd和Abdullah Sanusi Husain, Int。j .紧急情况。科学。，1(4), 723-734, December 2011 ISSN: 2222-4254 © IJES, Verilog-Based Design and Implementation of Digital Transmitter for Zigbee Applications, pp 1-11.