用于VLSI芯片中高测试覆盖率的乘法器电路逻辑BIST(内置自检)架构的VHDL实现

Pushpraj Singh Tanwar, Priyanka Shrivastava

印度中央邦博帕尔R.I.T.S.学院欧洲经委会系助理教授
印度中央邦博帕尔R.I.T.S.学院ECE系PG学生[DC]

摘要

超大规模集成(VLSI)对集成电路技术的发展产生了巨大的影响。它不仅减小了尺寸和成本，而且增加了电路的复杂性。这些积极的改进在VLSI系统中带来了显著的性能/成本优势。然而，存在一些潜在的问题，这些问题可能会阻碍未来超大规模集成电路技术的有效使用和发展。其中包括电路测试问题，随着集成规模的增长，电路测试变得越来越困难。由于VLSI电路的高器件数量和有限的输入/输出访问，传统的测试方法通常是无效的和不够的VLSI电路。用于模式生成的标准LFSR(线性反馈移位寄存器)可能会给出重复的模式。在某些情况下，这对于完整的测试覆盖是无效的。基于基元多项式的LFSR生成最大长度PRPG。内置自检(BIST)是一种常用的设计技术，允许电路自我测试。 BIST has gained popularity as an effective solution over circuit test cost, test quality and test reuse problems. In this paper we are presenting an implementation of a tester using VHDL

关键字

1.LFSR(线性反馈移位寄存器)。2.PRPG(伪随机模式生成器)。3.MISR(多重输入签名寄存器)原始多项式5。伽罗瓦第六场。BIST(内置自检)。

介绍

逻辑内置自检(L-BIST)是一种可测试性(DFT)技术的设计，其中芯片、电路板或系统上的电路的一部分用于测试数字逻辑电路本身。使用逻辑BIST，生成测试模式和分析功能电路的输出响应的电路被嵌入到芯片中或芯片所在的同一板上的其他地方。随着电路复杂性的不断增加，几种故障模型的高故障覆盖率越来越难以用传统的测试范式实现。目前集成电路测试使用了一些结构化可测性设计(DFT)技术。在本文中，我们将BIST用于乘法器技术。其组成部分为LFSR、CUT(乘数)、MISR。在测试模式下，一组测试模式应用于电路并收集响应。然后将测试响应与无故障响应进行比较，以确定CUT(乘法器)是否正常工作。

文献调查

1996年，Charles R. Kime研究了“MFBIST:一种用于随机模式电阻电路的BIST方法”，并给出了支持该技术的BIb'T架构和实现该技术的设计工具(h4FBIST)。硬件开销25由用户指定的参数控制，并能满足延迟设计规范。在此基础上，提出了一种利用多空闲寄存器段进行比特固定和有偏伪随机测试相结合的BIST技术。还提出了一种名为MFBIST的设计工具，用于实现所提出的BIST体系结构。

2008年，F.， S. Chakravarty2, N. Devta-Prasanna2, S.M. Reddy1和I. Pomeranz3研究了“用于在线测试的增强逻辑BIST架构”的主题。使用逻辑BIST进行在线和定期测试的目标是识别由电路磨损引起的缺陷，如开路。我们已经证明了现有的测试集对扫描触发器中的开放缺陷的覆盖率很低，即使这些缺陷可能会影响功能操作。利用之前在制造测试中获得的结果，我们讨论了当前逻辑BIST结构在检测周期性现场测试中重要的开放缺陷方面的缺点。根据前面的结果，我们认为如果当前逻辑BIST未检测到的卡开故障未被检测到，则可能导致功能故障。

2010年，“Tsu-Wei Tseng, Jin-Fu Li, IEEE成员，和Chih-Chiang Hsu”研究了这个主题。内置自修复(BISR)技术已广泛应用于嵌入式随机存储器(ram)的修复。本文提出了一种可重构的BISR (ReBISR)方案，用于对具有不同尺寸和冗余组织的ram进行修复。提出了一种有效的冗余分析算法来分配有缺陷ram的冗余。

提出工作

在以往的工作中，测试向量发生器是基于正态多项式的，因此测试模式可能是重复的，因此测试的覆盖范围是有限的。但在本文的工作中，我们设计了基于伽罗瓦场的原始多项式。例如，4位模式生成器应该生成2^4 - 1=(15)个测试向量。但也有可能产生的2个或更多的测试向量是相同的，因为测试向量是随机生成的。因此，测试向量的有效数目较少。如果我们的测试向量更少，那么我们的测试覆盖范围就会缩小。但在我们提出的工作中，我们基于原始多项式的模式生成器生成非重复的测试向量。ie。如果我们使用4位PRPG，它将生成15种不同的测试模式。这意味着测试模式不重复。 so it will cover a large range of faults .

2系统模型和假设

(a)基于PRPG LFSR的Galois文件(伪随机模式生成器):-

对于逻辑BIST应用，由线性反馈移位寄存器(lfsr)构成的电路内PRPG最常用来生成测试模式或测试序列，用于穷举测试、伪随机测试和伪穷举测试。详尽的测试总是能保证100%的单卡和多卡故障覆盖率。该技术需要将所有可能的2n个测试模式应用到n输入的被测组合电路(CUT)中，这对于n很大的组合电路可能需要很长时间;因此，伪随机测试通常用于生成2n个测试模式的子集，并使用故障模拟来计算准确的故障覆盖范围。在某些情况下，这可能会变得相当耗时，如果不是不可行的。为了消除故障模拟的需要，同时保持100%的单卡故障覆盖率，我们可以使用伪尽举测试生成2wor 2k−1个测试模式，其中w

(b) CUT(被测电路)

这里测试的电路是二进制乘法器。二进制乘法在概念上类似于十进制乘法。乘数乘以乘数的每一位。我们从最小有效位开始计算，比如十进制。每次这样的乘法都形成一个偏积，连续的乘法向左移位一位。最终产物是部分产物的集合。查看输入值A1A0与B1A0的2位乘，将用下面的电路完成，并给出C3C2C1C0的结果。在编写汇编语言乘法指令时，使用mul，您可以看到为什么乘数和multiplicand必须是相同的大小(n)，而乘积是两倍大(2n)。

(c)MISR(多重输入签名寄存器):-

对于BIST操作，不可能将所有输出响应存储在芯片上、板上或系统内以执行逐位比较。必须采用输出响应分析技术，以便将输出响应压缩为签名，并将其与芯片内或芯片外存储的无故障电路的黄金签名进行比较。压缩与压缩的区别在于压缩是无损的，而压缩是有损的。压缩是一种在测试过程中显著减少原始电路响应中一些信息丢失的比特数的方法。压缩是一种减少原始电路响应中没有信息丢失的比特数的方法，这样原始输出序列可以完全从压缩序列重新生成。

3故障测试

上述BIST模式生成技术主要针对结构故障，如卡滞故障和桥接故障，这些故障可以用一个模式向量进行检测。对于需要两模式向量进行测试的延迟故障，这些方法不能提供足够的故障覆盖率。在本节中，我们将讨论几种可用于延迟故障测试的方法。与结构故障测试需要穷尽的2ntest模式的一个模式集不同，在n输入CUT中穷尽地测试延迟故障需要穷尽的2n (2n−1)模式的两个模式集。这意味着，对于延迟故障测试，必须使用具有2n或更多阶段的测试模式生成器(TPG)。具有2n级的最大长度LFSR被称为双长LFSR，表明当2n级双长LFSR的所有偶数或奇数级输出(称为偶数抽点或奇数抽点)连接到n输入CUT时，LFSR可以生成22n−1向量来耗尽地测试CUT。虽然对所有延迟故障都进行了详尽的测试，但仍存在一个潜在的问题，即由于设计中存在的危险，测试集可能导致测试失效。当多个电路输入改变值时，可能发生测试失效或危险。更重要的是，嵌入BIST电路的电路在集成到系统后可以很容易地进行测试。定期的系统内自检，甚至使用故障覆盖率不完全的测试模式，都可以诊断出问题，直到BIST电路嵌入的级别。 This allows system repair to become trivial and economical. Here we have table of finding golden signature.

四、VHDL实现

使用EDA工具Xilinx的8.2i实现了vlsi芯片中高测试覆盖率的乘法器电路架构，并在Modelsim 6.3F上进行了仿真。乘法器的RTL(寄存器传输电平)如下所示。

图五:故障乘法器的RTL

寄存器传输级(RTL)是一种设计抽象，它根据硬件寄存器之间的数字信号(数据)流以及对这些信号执行的逻辑操作对同步数字电路进行建模。乘法器逻辑BIST的RTL如图所示，可在Xilinx的FPGA中合成

五、仿真结果与讨论

模拟是在Modelsim上完成的，如下所述。当提供测试向量时，如果有故障乘法器，则输入的乘积给出故障输出。故障乘法器的仿真结果清楚地验证了这一点。例如，对于a=0 b=3，乘积是c= 2。同理，当a=3, b=1时，乘积为c=2。

当这个错误的乘法器在测试中出现时，签名生成器(1100)即12，它与已经存储的黄金签名(1101)不匹配，即13。

VI.CONCLUSION

使用VHDL实现BIST逻辑。采用LFSR作为伪随机序列发生器。采用签名分析对电路进行验证。签名与参考签名不匹配表示电路故障。然而，有一个小的概率，一个坏电路的特征将是相同的一个好电路。当使用较长的序列时，特征分析可以提供较高的故障覆盖率。

参考文献

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