硬件描述语言(VHDL)的实现逻辑阿拉伯学者(建于自我测试)乘法器电路架构高在集成电路芯片的测试覆盖率

Shrivastava Pushpraj辛格Tanwar一事

ECE系助理教授,博帕尔,印度中央邦R.I.T.S.学院
PG学生(直流),ECE称,R.I.T.S.学院博帕尔、中央邦、印度

文摘

超大规模集成电路(VLSI)犯了一个巨大的影响在集成电路技术的发展。它不仅降低了规模和成本,也增加了电路的复杂性。积极的改进导致显著的性能/成本优势在VLSI系统。然而,潜在的问题可能阻碍未来超大规模集成技术的有效利用和发展。在这些电路测试的问题,随着一体化的规模变得越来越困难。因为设备高计数和有限的输入/输出访问,超大规模集成电路的特点,传统的测试方法往往无效,超大规模集成电路的不足。,原始多项式设计PN序列生成器的至关重要的作用。标准LFSR(线性反馈移位寄存器)用于模式生成可能会重复的模式。在某些情况下并不高效完整的测试覆盖率。基于本原多项式生成最大长度LFSR PRPG。内建自测(阿拉伯学者)是一种常用的设计技术,它允许一个电路来测试本身。 BIST has gained popularity as an effective solution over circuit test cost, test quality and test reuse problems. In this paper we are presenting an implementation of a tester using VHDL

关键字

1。线性反馈移位寄存器(LFSR)。2。PRPG(伪随机模式发生器)。3所示。多角度成像(多个输入签名登记)4。本原多项式5。伽罗瓦域6。阿拉伯学者(建于自我测试)。

介绍

逻辑内建自测(L-BIST)是一个可测试性设计(DFT)技术在芯片上的电路的一部分,或系统,用于测试数字逻辑电路本身。与逻辑BIST电路生成测试模式和分析的输出响应功能电路是嵌入在芯片或其他地方在同一芯片所在。随着电路的复杂性不断增加,高故障覆盖率的几种类型的故障模型与传统测试模式变得更加难以实现。集成电路测试目前使用的结构化的可测试性设计(DFT)方法。在本文中,我们使用乘数的BIST技术。和它的LFSR一部分,削减(乘数),多角度成像。在测试模式下,一组测试模式应用于电路收集和响应。然后测试响应与无故障的反应来确定削减(乘数)正常工作。

文献调查

1996年,查尔斯·r·形的主题“MFBIST: BIST方法随机模式的电路”一个围兜不支持这项技术的架构,和设计工具(h4FBIST)实现技术。25的硬件开销由用户指定的控制参数和设计规格能满足耽延。结果本文提出了BIST技术相结合bit-fixing和偏见的伪随机测试使用多个空转注册段。设计工具,称为MFBIST也提出了实现阿拉伯学者提出的架构。

2008年,F。,S. Chakravarty2, N. Devta-Prasanna2, S.M. Reddy1 and I. Pomeranz3 worked on the topic “An Enhanced Logic BIST Architecture for Online Testing” The objective of using logic BIST for online and periodic testing is to identify defects, like opens, resulting from the wear and tear of te circuit. We have shown that existing test sets have a low coverage for open defects located in scan flip-flops, even though such defects may affect functional operation. And the result is Using results obtained earlier for manufacturing tests, we discussed the shortcomings of current logic BIST structures in detecting open defects that are important in periodic field testing. Based on earlier results, we argued that if the stuck-open faults not detected by current logic BIST are left undetected, they may cause functional failures.

李Jin-Fu, 2010年,“Tsu-Wei曾,会员,IEEE,和Chih-Chiang Hsu”这个话题。内置的自我修复(BISR)技术已被广泛用于修复嵌入随机存取记忆(公)。本文提出一种可重构BISR (ReBISR)方案re-pairing公羊与不同大小和冗余组织。一个高效的冗余分析算法分配冗余的有缺陷的公羊。

提出工作

在前面工作的测试向量生成器是基于正常的多项式所以测试模式可能重复测试覆盖率的限制。有些错误可能不被认可,但在计划的工作我们设计基于伽罗瓦的本原多项式。例如4位模式发生器应该生成2 ^ 4 - 1 =(15)测试向量。但可能有2个或更多的测试向量生成同样可能因为随机测试向量生成。因此有效的测试向量是没有少。如果我们的测试向量是小于我们的测试覆盖范围缩小。但在我们提出我们的本原多项式建立工作模式发生器生成非重复性的测试向量。ie。如果我们使用4位PRPG将产生15个不同测试模式。这意味着测试模式不重复。 so it will cover a large range of faults .

二世。系统模型和假设

(一)基于伽罗瓦提起PRPG LFSR(伪随机模式发生器):- - - - - -

软件逻辑阿拉伯学者应用、PRPG由线性反馈移位寄存器(LFSRs)是最常见的用于生成测试模式或测试序列进行详尽的测试,伪随机测试和pseudoexhaustive测试。详尽的测试总是保证100%的single-stuck和multiple-stuck故障覆盖率。这种技术需要所有可能的2 n测试模式应用到一个n输入组合电路测试(减少),这对组合电路可以道不明其中n是巨大的;因此,伪随机测试通常用于生成2 n的一个子集测试模式和使用故障仿真计算准确的故障覆盖率。在某些情况下,这可能会变得相当耗时,如果不是不可行。为了消除故障仿真的需要,同时保持single-stuck故障覆盖率100%,我们可以使用pseudo-exhaustive测试生成2磨破2 k−1测试模式,其中w < k < n, n输入的每个输出组合削减最多取决于w输入。用于测试延迟故障,危害也必须被考虑。

(b)削减(被测电路)

这里被测电路是二进制乘数.Binary乘法在概念上类似于小数乘法。被乘数乘以每一位的乘数。我们开始从最低有效位,小数。每一个这样的乘法形式连续部分产品和乘法是一点转向左边。最终产品的求职者的部分产品。看着一个2位2位乘法的输入值A1A0 B1A0将完成以下电路和给我们C3C2C1C0的结果。当编写汇编语言乘法指令,使用mul,你可以看到为什么乘数和被乘数必须是相同的大小(n)和产品的两倍(2 n)。

(c) MISR(多个输入签名登记):-

对于阿拉伯学者的操作,是不可能存储所有输出响应片上,板上,或在系统执行按位进行比较。必须采用一个输出响应分析技术,输出响应可以被压缩成一个签名并与黄金的无故障的巡回签名或嵌入式片上存储offchip。压实与压缩的不同之处在于,无损压缩,而压实是有损的。压实是一个方法,可以极大地减少了原电路响应的比特数在测试过程中会丢失一些信息。压缩减少碎片的数量的一种方法,在不丢失信息的原始电路的响应,这样的原始输出序列可完全再生压缩序列。

三世。故障测试

上面描述的阿拉伯学者模式生成技术主要目标结构性缺陷,如停留在故障和桥接故障,可以检测到一个模式向量。对于延迟的错误需要双模向量进行检测,这些方法不能提供足够的故障覆盖率。在本节中,我们讨论几个方法可以用于延迟故障测试。与结构性故障测试,需要一个详尽的一个模式的二元模式,一个详尽的双模组2 n (2 n−1)模式是需要测试延迟故障的n输入减少详尽。为延迟故障测试,这意味着,必须使用一个测试图案发生器(TPG)与2 n或多个阶段。最大长度LFSR拥有2 n阶段称为双倍字长LFSRhas表明,当所有奇数还是偶数阶段输出(称为甚至水龙头或奇怪的水龙头)2 n-stage双倍字长LFSR连接到n输入,LFSR可以生成22 n−1向量测试减少详尽。尽管所有延迟故障测试详尽,有一个潜在的问题,测试组测试失效可能导致由于设计中出现的危险。测试失效或危害可以发生在多个电路输入变化值。更重要的是,一个电路嵌入后测试BIST电路可以很容易地集成到一个系统。定期在系统自检,甚至使用测试模式不甚理想的故障覆盖率,可以诊断问题的BIST电路嵌入水平。 This allows system repair to become trivial and economical. Here we have table of finding golden signature.

四、硬件描述语言(VHDL)的实现

硬件描述语言(VHDL)的实现逻辑阿拉伯学者(建于自我测试)乘法器电路架构高测试覆盖率在vlsi芯片使用EDA工具Xilinx的8.2我和仿真是在Modelsim 6.3 f。乘数的RTL(寄存器传输级)是所示。

图五:RTL为错误的乘数

过户(RTL)是一个设计抽象级别的模型同步数字电路的硬件寄存器之间的数字信号(数据),并在这些信号执行逻辑操作。逻辑的RTL BIST的RTL乘数如图,可以合成在Xilinx FPGA

诉仿真结果和讨论

在Modelsim仿真完成,下面描述。以防错误的乘数时提供的测试向量是输入了错误的产品输出。这显然是验证了仿真结果错误的乘数。我。e = 0 b = 3的产品是c = 2。同样= 3,b = 1产品c = 2。

当这个错误的乘数来测试下,我签名发电机(1100)。e 12为它从金色的签名不匹配(1101)我。e 13已经存储。

VI.CONCLUSION

使用硬件描述语言(VHDL)阿拉伯学者的实现逻辑。LFSR作为伪随机序列发生器。特征分析是用来制造电路的验证。签名不匹配的参考签名意味着电路是错误的。但是有一个小概率的签名一样糟糕的电路将良好的电路。当使用时间序列特征分析了高故障覆盖率。

引用

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