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分析不同位超前进位加法器用Verilog代码重构性在超大规模集成电路低功耗的

文摘

快速先进的数字系统中扮演着重要的角色。最近,可重构方案被广泛用来实现媒体信号的实时处理。摘要design-forreconfigurability (DFR)技术进行展望未来小蝰蛇(cla) [1]。各种加法器结构可以用来执行添加如串行和并行结构和大部分的研究做了研究设计的高速、低压区,或低功率。蛇喜欢脉动进位加法器,选择加法器,香农加法器,携带向前看加法器,跳跃进位加法器,携带保存加法器[2]存在许多良好的加法器实现每个属性和一些缺点。本文着重于4比特的实现和仿真,8位和16位携带有预见性的加法器基于Verilog代码[3]和比较他们的性能在Xilinx [1]。我们有记录的性能改进传播携带和生成和与传统相比携带向前看加法器设计在同一技术[4][5]。

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