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8位吠陀乘法器的设计与实现

摘要

目前，乘法器的速度受到用于部分乘积加法的加法器速度的限制。在本文中，我们提出了一个8位乘法器，使用吠陀数学(Urdhva Tiryagbhyam sutra)来生成部分乘积。采用跳进位技术实现了韦达乘法器的部分乘积加法。采用4位乘法器和改进的纹波进位加法器实现8位乘法器。在提出的设计中，我们减少了逻辑级别的数量，从而减少了逻辑延迟。采用Xilinx ISIM对体系结构进行仿真，并用Xilinx XST进行综合。结果表明，与正常的吠陀乘法器相比，速度提高了13.65%。

Premananda b.s.， Samarth S. Pai, Shashank B.， Shashank S. Bhat

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