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高速8位吠陀乘法器的FPGA设计与实现

摘要

与额外的可预测乘法器相比，8位吠陀乘法器在传输延迟方面得到了改进。我们采用了8位桶移位器，在我们的预计设计中，它只需要一个时钟周期的“n”量的移位。利用FPGA和ISE模拟器实现了该布置并进行了验证。核心部分在Xilinx Spartan-6家族xc6s1x75T-3-fgg676 FPGA上实现。从综合报告和静态时序报告中提取了传输时延对比。结构设计通过基选模块中的筒形移位器和乘法器实现了6.781ns的传播时延。

madhu Latha, B. Nageswar Rao

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