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使用verilog HDL设计和验证一个自动CRC引擎

摘要

CRC或循环冗余检查是在数据传输中使用的许多协议中广泛使用的错误检查技术。本项目的目的是设计CRC RTL生成器或一个工具，用于计算给定CRC多项式的CRC方程，并生成Verilog RTL代码。该模块处理标准多项式的方程计算，如CRC-4, CRC-8, CRC-16, CRC-32和CRC-48, CRC-64以及用户定义的专有多项式。为了使用PERL作为平台，它还旨在拥有一个更简单的用户界面。为了为任何数据宽度和任何标准多项式或用户定义的多项式生成rtl，本设计的目标是完全通用的。该工具生成的rtl通过System Verilog约束随机测试进行验证，使其更加健壮和可靠。

Dhiraj Jain教授，Hiren G. Patel先生

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