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设计和验证的高速SDRAM控制器和自适应银行管理和命令管道

文摘

随着微处理器和内存之间的性能差距继续增加,主内存访问导致长延迟成为限制系统性能的一个因素。先前的研究表明,内存访问流包含重要的地方和内部设备提供通过多个银行和渠道并行。这些位置和并行性并没有被彻底利用常规内存控制器。本文内部地址映射技术和内存访问重新排序机制进行了研究,并应用于内存控制器设计的目的,减少观察内存访问延迟。应用程序的同步动态随机存取存储器(SDRAM)已经超越了个人电脑很长一段时间的范围。它进入手只要一个大的低价格和仍然高速内存是必要的。大多数新开发的独立领域的嵌入式设备图像,视频和声音处理越来越多的使用它。大数量的价格低内存的权衡——速度。为了使用全部潜力的内存,需要一个有效的控制器。有效的代表最大的随机访问存储器读写和较小的区域后实现。

Ganesh Mottee, P.Shalini

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