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基于SISO的Turbo译码器的高效VLSI架构

摘要

纠错码是数字通信和数据存储系统的重要组成部分，以确保数字应用程序的稳健运行，其中涡轮码是最具吸引力的近最佳纠错码之一。速度是高效实现涡轮解码器的关键因素之一，除了功耗和面积使用。在基于IEEE 802.16e标准的宽带无线接入和第四代蜂窝系统等高速数字通信中，高吞吐量turbo译码器的设计是一个关键问题。由于turbo译码器由于译码过程的迭代，固有地具有较长的延迟和较低的吞吐量。本文提出了一种基于滑动窗口法的高效软输入软输出turbo译码器的VLSI结构。通过修改分支指标的值，实现的体系结构的操作速度得到了提高。在RTL级别上使用Verilog HDL实现了预期的基于SISO的解码器架构，并综合研究了其在面积使用和时序延迟方面的性能。

S.Badrinarayanan, J.M.Mathana, R.Rani Hemamalini

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