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基于基数-4算法的低功耗展台乘法器的FPGA实现

摘要

随着集成规模的不断扩大，越来越多复杂的信号处理系统被实现在超大规模集成电路芯片上。这些信号处理应用不仅需要大量的计算能力，而且消耗大量的能量。虽然性能和面积仍然是两个主要的设计目标，但功耗已经成为当今VLSI系统设计中的一个关键问题。乘法是大多数算术计算系统中的基本运算。倍增器面积大，延时长，功耗大。以前对低功耗乘法器的研究主要集中在底层优化，没有很好地考虑算术计算特征和特定于应用程序的数据特征。二进制乘法器是许多处理器中算术逻辑单元(ALU)子系统的重要组成部分。布斯的算法和华莱士-特里等人提出的符号数相乘技术，对正负乘数都同样有效。本文介绍了用VHDL语言实现布斯乘法器的设计与实现。比较了基数2和改进的基数4的布斯乘法器的功耗和延迟。 The modified radix 4 Booth multiplier has reduced power consumption than the conventional radix 2 Booth Multiplier

V.R.Raut教授，p.r. Loya

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