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数字应用的高速低功耗嵌入式DRAM设计

摘要

本文提出了一种嵌入式dram全同步电路。实现了精确的DRAM时序控制，实现了简单的时序调节，对3T DRAM电池进行了功耗分析，并针对纳米级技术进行了4T DRAM电池的设计。现在许多先进的处理器都有使用dram的芯片指令和数据存储器。离态漏电流是DRAM电池功耗的主要贡献。因此，提高DRAM电池的功率效率对整个系统的功耗至关重要。本文研究了3T DRAM电池的有效性和4T DRAM电池的电路设计技术及功耗分析。采用语义设计技术，利用CADENCE工具对3T DRAM单元进行功耗分析。本文采用动态随机存取存储器(DRAM)的两个电路。在Tanner EDA工具上模拟了3T DRAM和4T DRAM电路的单位存储的读写操作。

A.Lakshminarayanan, S.Ganesan

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