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高速并行并发错误检测方案的AES硬件

文摘

本文提出了高速并行并发健壮的AES硬件错误检测方案。超大规模集成设备非常容易受到瞬态错误。由于效率和灵活性的高级加密标准(AES)算法,它变得流行的选择不同的应用程序(如嵌入式系统;卫星等AES是当前标准的密钥加密。FIPS 197使用的标准化版本称为Rijndael算法AES。本文主要展示了软错误的检测在AES密码输出硬件实现。硬件设计的AES与单块位误差校正实现了使用硬件描述语言(VHDL)和Xilinx Virtex 6 FPGA上实现。建模过程中使用在这个项目是自底向上的方法。模块在设计层次结构都是模仿行为风格,但根模块由数据流建模。这个过程会产生更好的效果等硬件开发的一种时尚,它支持并行性。

Amandeep Kamboj, r·K邦萨尔,萨威娜邦萨尔

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