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IP-SRAM架构在深亚微米CMOS技术�一个低功率的设计

文摘

高密度的超大规模集成电路的不断增长的需求上的泄漏电流氧化厚度deep-sub-micron CMOS技术正在成为一个重大的挑战。在深亚微米技术,功率泄漏成为低功耗设计的关键在芯片由于其不断增加的比例的总功耗。出于新兴电池的应用一方面和萎缩的深亚微米技术另一方面,泄漏功耗扮演重要的角色在总功耗阈值电压就低。由于权力之间的权衡,面积和性能,各种工作已经完成。这项工作也是基于降低超大规模集成电路的功耗与性能可接受的水平。这里我们提出新的SRAM结构称为IP-SRAM单独写sub-cell和sub-cell阅读。在本文中,我们设计了8位SRAM结构总提议用新技术与常规SRAM和比较这一架构,我们观察到总能耗降低。这里的总架构设计与180纳米技术。这些结果与深亚微米技术相比。

d·哈利桑托什Lagudu拉梅什纳

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