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低功率,效率和高性能FPGA上选择加法器

文摘

area-efficient低功耗,高性能VLSI系统正越来越多地用于便携式和移动设备、多标准无线接收器,和生物医学仪器。一个加法器是一个运算器的主要成分。一个复杂的数字信号处理(DSP)系统涉及几条。高效的加法器设计本质上提高了复杂的DSP系统的性能。一个脉动进位加法器(RCA)使用一个简单的设计,但携带传播延迟(CPD)是主要的问题在这个加法器。携带有预见性的,选择(CS)方法已经提出减少CPD的蛇。传统携带选择加法器(里昂证券)是一个RCA配置,生成一对和单词和输出位对应的预期input-carry (cin = 0和1),选择一个每一对final-sum和最终output-carry。传统的里昂证券CPD低于一个RCA,但设计不吸引人,因为它使用一个双重的RCA。在现有的设计中,逻辑优化而不给予任何考虑数据依赖。在本文中,我们准备了一个分析逻辑操作在传统和BEC-based里昂证券研究数据依赖和识别冗余逻辑操作。 Based on this study, we have planned a new logic formulation for the CSLA. The major contribution in this paper is logic formulation based on data dependence and optimized carry generator (CG) and carry select unit Based on the proposed logic formulation, we have found a capable logic design for CSLA. Due to better logic units, the projected CSLA involves significantly less ADP than the existing CSLAs. We have shown that the SQRT-CSLA using the proposed CSLA design involves nearly 32% less ADP than that of the corresponding SQRT-CSLA.

Bagya Sree Auvla R.Kalyan

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