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低功率锁相环路设计最低抖动

文摘

介绍了锁相环路的设计系统和低功率最小抖动。锁相环具有高速度、低噪声和宽的带宽与快速采集时间优先。PFD死区较低,电荷泵与无源低通滤波器和低噪音、宽调谐VCO集成锁相环系统。基于伸缩OTA VCO宽调谐范围的450 mhz 1.9 ghz和能耗的0.30 mw设计. .PFD建模使用15个晶体管和传统电荷泵使用二阶环路滤波器。锁相环系统中集成VCO提供低抖动和宽的带宽。结果证明,最大拉片时间是150 ns和功率消耗这个锁相环系统606年华盛顿大学在1.5 ghz。测量抖动是30 ps的锁相环。

克里希纳b . Makwana Naresh Patel教授

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