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用于VLSI芯片中高测试覆盖率的乘法器电路逻辑BIST(内置自检)架构的VHDL实现

摘要

超大规模集成(VLSI)对集成电路技术的发展产生了巨大的影响。它不仅减小了尺寸和成本，而且增加了电路的复杂性。这些积极的改进在VLSI系统中带来了显著的性能/成本优势。然而，存在一些潜在的问题，这些问题可能会阻碍未来超大规模集成电路技术的有效使用和发展。其中包括电路测试问题，随着集成规模的增长，电路测试变得越来越困难。由于VLSI电路的高器件数量和有限的输入/输出访问，传统的测试方法通常是无效的和不够的VLSI电路。用于模式生成的标准LFSR(线性反馈移位寄存器)可能会给出重复的模式。在某些情况下，这对于完整的测试覆盖是无效的。基于基元多项式的LFSR生成最大长度PRPG。内置自检(BIST)是一种常用的设计技术，允许电路自我测试。 BIST has gained popularity as an effective solution over circuit test cost, test quality and test reuse problems. In this paper we are presenting an implementation of a tester using VHDL

Pushpraj Singh Tanwar, Priyanka Shrivastava

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