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VHDL实现的非恢复除法算法使用高速加/减

摘要

二进制除法基本上是确定除数D除以被除数B的次数从而得到商q的一个过程。在这个过程的每一步中，除数D要么把B分成一组位，要么不。当除数的值小于或等于一组位的值时，除数对这些位进行除数。因此，商不是1就是0。除法算法根据除数和部分余数的符号进行加法或减法运算。有许多二进制除法算法，如数字递归算法恢复，非恢复和SRT除法(Sweeney, Robertson和Tocher)，乘法算法，近似算法，CORDIC算法和连续积算法。本文主要研究了数字递归式非恢复除法算法，采用高速减法器和加法器设计了非恢复除法算法。采用高速加减法，加快除法运算速度。该除法算法采用VHDL语言进行设计，并采用Xilinx ISE 8.1i软件进行仿真，在FPGA xc3s100e-5vq100上实现。

Sukhmeet Kaur, Suman, Manpreet Singh Manna, Rajeev Agarwal

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